用于PCIe信号一致性测试的测试夹具制造技术

本实用新型专利技术提供一种用于PCIe信号一致性测试的测试夹具，包括：信号连接器，用于输入待测试的N路PCIe信号，该N路PCIe信号传输至N路PCIe信号各自的规范测试点；信号选择电路，用于从N路PCIe信号中选择一路PCIe信号输出至SMP差分接口；与N路PCIe信号所属的DP信号和DN信号一一对应连接的2N个阻抗匹配电路，用于实现N路PCIe信号所属的DP信号和DN信号的阻抗匹配；控制电路，用于向信号选择电路和2N个阻抗匹配电路发送控制信号，以使信号选择电路选择一路PCIe信号并使能除该路PCIe信号以外的其他各路PCIe信号连接的阻抗匹配电路。他各路PCIe信号连接的阻抗匹配电路。他各路PCIe信号连接的阻抗匹配电路。

【技术实现步骤摘要】
用于PCIe信号一致性测试的测试夹具


[0001]本技术涉及PCIe测试
，尤其涉及一种用于PCIe信号一致性测试的测试夹具。

技术介绍

[0002]随着信息时代飞速发展，人们对信息处理速度要求越来越高，芯片间信号传输的速率也越来越快，因此信号传输的正确性就非常重要，同时因为芯片的需求越来越多，需要测试的信号数量比较多，在保证正确性的前提下，测试的高效性、实用性也越发被看重。当前对于PCIe(peripheral component interconnect express，一种高速串行计算机扩展总线标准)信号的一致性测试(Compliance测试)，均是采用PCIe协会提供的测试夹具进行测试。应用现有的测试夹具进行测试，每测试完一个链路，进行下一个链路的测试时，需将连接线从前一个链路的SMP接口(全称SMP系列射频同轴接口)拔下来同时需要把阻抗匹配端子从要进行测试的SMP接口拔下，然后将连接线和阻抗匹配端子交换连接。也就是说，要完成一条链路的测试，需要连接线和阻抗匹配端子分别插拔两次，以PCIe X8信号的测试为例，因PCIe为差分信号，每个链路有两条连接线，因此，完成一次X8测试需要进行32次的连接线和阻抗匹配端子插拔，而插拔时需断电操作，芯片系统重启耗时严重，频繁插拔，连接器接头极易损坏。

技术实现思路

[0003]为解决上述问题，本技术提供一种用于PCIe信号一致性测试的测试夹具，能够实现PCIe信号自动化测试，提高测试效率，保护连接器接头。
[0004]本技术提供一种用于PCIe信号一致性测试的测试夹具，包括：
[0005]信号连接器，用于输入待测试的N路PCIe信号，N≥2，每路PCIe信号均为包括DP信号和DN信号的差分信号，所述N路PCIe信号传输至N路PCIe信号各自的规范测试点；
[0006]信号选择电路，其输入端连接于所述N路PCIe信号的规范测试点，其输出端连接于SMP差分接口，用于从所述N路PCIe信号中选择一路PCIe信号输出至所述SMP差分接口；
[0007]与所述N路PCIe信号所属的DP信号和DN信号一一对应连接的2N个阻抗匹配电路，每两个阻抗匹配电路为一组，任意一组阻抗匹配电路用于实现一路PCIe信号所属的DP信号和DN信号的阻抗匹配；
[0008]控制电路，用于向所述信号选择电路和2N个所述阻抗匹配电路发送控制信号，以使所述信号选择电路选择一路PCIe信号并使能除该路PCIe信号以外的其他各路PCIe信号连接的阻抗匹配电路。
[0009]可选地，所述规范测试点满足条件：与所述信号连接器之间链路的插入损耗为8dB。
[0010]可选地，所述信号选择电路包括：
[0011]前后串联连接的多个PCIe信号复用器，用于根据所述控制电路发送的通道选择信
号从输入的所述多路PCIe信号中选择其中一路PCIe信号进行输出。
[0012]可选地，若输入16路PCIe信号，所述信号选择电路包括第一PCIe信号复用器、第二PCIe信号复用器、第三PCIe信号复用器、第四PCIe信号复用器和第五PCIe信号复用器，
[0013]所述第一PCIe信号复用器，用于接收16路PCIe信号的其中8路PCIe信号，选择输出4路PCIe信号；
[0014]所述第二PCIe信号复用器，用于接收16路PCIe信号的另外8路PCIe信号，选择输出4路PCIe信号；
[0015]所述第三PCIe信号复用器，用于接收所述第一PCIe信号复用器和所述第二PCIe信号复用器选择输出的8路PCIe信号，进一步选择输出4路PCIe信号；
[0016]所述第四PCIe信号复用器，用于接收所述第三PCIe信号复用器选择输出的4路PCIe信号，进一步选择输出2路PCIe信号；
[0017]所述第五PCIe信号复用器，用于接收所述第四PCIe信号复用器选择输出的2路PCIe信号，进一步选择输出1路PCIe信号。
[0018]可选地，所述第一PCIe信号复用器、第二PCIe信号复用器和第三PCIe信号复用器为8路转4路PCIe信号复用器。
[0019]可选地，所述第四PCIe信号复用器和第五PCIe信号复用器为4路转2路PCIe信号复用器。
[0020]可选地，所述阻抗匹配电路为50欧姆阻抗匹配电路。
[0021]可选地，所述50欧姆阻抗匹配电路包括MOS晶体管和接地电阻，所述MOS晶体管的漏极输入一路PCIe信号所属的DP信号或DN信号在规范测试点之后的信号，所述MOS晶体管的源极经过所述接地电阻接地，所述MOS晶体管的栅极输入该路PCIe信号的链路选通信号。
[0022]可选地，所述控制电路包括FPGA。
[0023]本技术提供的一种用于PCIe信号一致性测试的测试夹具，在保证准确度的情况下，实现了方便，高效的PCIe测试，测试线连接好后就不再需要反复插拔，同时配合控制电路来控制链路的连通，使得PCIe测试可以实现自动化测试，提高测试效率，保护连接器接头。
附图说明
[0024]图1为本技术一实施例的用于PCIe信号一致性测试的测试夹具的结构示意图；
[0025]图2为图1所示结构中信号选择电路的结构示意图；
[0026]图3为图1所示结构中50欧姆阻抗匹配电路的结构示意图；
[0027]图4为控制电路的控制信号示意图。
具体实施方式
[0028]为使本技术实施例的目的、技术方案和优点更加清楚，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都
属于本技术保护的范围。
[0029]下面结合附图，对本技术的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
[0030]本技术一实施例提供一种用于PCIe信号一致性测试的测试夹具，如图1所示，该测试夹具包括：信号连接器101、信号选择电路102、阻抗匹配电路103和控制电路104。
[0031]信号连接器101用于输入待测试的N路PCIe信号，N≥2，输入的PCIe信号可以是X1的信号，也可以是X2，X4，X8，X16，X32的信号。图1是以X16的实现方式来举例，包括16路PCIe信号。每路PCIe信号均为包括DP信号和DN信号的差分信号，16路PCIe信号传输至16路PCIe信号各自的规范测试点(图1中的TP0、TP1
……
TP15表示规范测试点)，这些规范测试点满足条件：与信号连接器101之间链路的插入损耗为8dB，这是出于测试准确度的考虑。
[0032]信号选择电路102，其输入端连接于16路PCIe信号的规范测试点TP0、TP1
……本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于PCIe信号一致性测试的测试夹具，其特征在于，包括：信号连接器，用于输入待测试的N路PCIe信号，N≥2，每路PCIe信号均为包括DP信号和DN信号的差分信号，所述N路PCIe信号传输至N路PCIe信号各自的规范测试点；信号选择电路，其输入端连接于所述N路PCIe信号的规范测试点，其输出端连接于SMP差分接口，用于从所述N路PCIe信号中选择一路PCIe信号输出至所述SMP差分接口；与所述N路PCIe信号所属的DP信号和DN信号一一对应连接的2N个阻抗匹配电路，每两个阻抗匹配电路为一组，任意一组阻抗匹配电路用于实现一路PCIe信号所属的DP信号和DN信号的阻抗匹配；控制电路，用于向所述信号选择电路和2N个所述阻抗匹配电路发送控制信号，以使所述信号选择电路选择一路PCIe信号并使能除该路PCIe信号以外的其他各路PCIe信号连接的阻抗匹配电路。2.根据权利要求1所述的测试夹具，其特征在于，所述规范测试点满足条件：与所述信号连接器之间链路的插入损耗为8dB。3.根据权利要求1所述的测试夹具，其特征在于，所述信号选择电路包括：前后串联连接的多个PCIe信号复用器，用于根据所述控制电路发送的通道选择信号从输入的所述N路PCIe信号中选择其中一路PCIe信号进行输出。4.根据权利要求3所述的测试夹具，其特征在于，若输入16路PCIe信号，所述信号选择电路包括第一PCIe信号复用器、第二PCIe信号复用器、第三PCIe信号复用器、第四PCIe信号复用器和第五PCIe信号复用器，所述第一PCIe信号复用器，用...

【专利技术属性】
技术研发人员：孙浩，杨晓君，程鹏，胡涛，孙浩天，
申请(专利权)人：海光信息技术股份有限公司，
类型：新型
国别省市：