时钟分配电路和包括其的半导体装置制造方法及图纸

本公开涉及时钟分配电路和包括其的半导体装置。描述了用于减少时钟分配电路中的信号传输的功耗和偏斜的设备。全局分配电路被配置为对外部时钟信号进行分频以生成第一分频多相时钟信号，并且对第一分频多相时钟信号中的一个进行分频以生成参考时钟信号。局部分配电路被配置为根据第一分频多相时钟信号的一部分和参考时钟信号来生成第二分频多相时钟信号。号。号。

【技术实现步骤摘要】
时钟分配电路和包括其的半导体装置
[0001]相关申请的交叉引用
[0002]本申请要求于2020年11月19日提交韩国知识产权局的韩国专利申请第10
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2020
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0155737号的优先权，其整体内容通过引用合并且于此。


[0003]各实施方式总体上涉及半导体电路，而具体地，涉及时钟分配电路和包括该时钟分配电路的半导体装置。

技术介绍

[0004]半导体装置包括时钟分配电路，用于将外部时钟信号(例如从主机提供的时钟信号)分配给各种内部电路配置。
[0005]由于时钟分配电路需要接收外部时钟信号并将外部时钟信号分配给每个输入/输出端子，因此功耗可能相当大，并且在传输过程中可能会出现偏斜问题。

技术实现思路

[0006]各实施方式旨在提供能够减少功耗和偏斜的时钟分配电路以及包括该时钟分配电路的半导体装置。
[0007]在一实施方式中，一种时钟分配电路可以包括：全局分配电路和局部分配电路。全局分配电路可以被配置为对外部时钟信号进行分频以生成第一分频多相时钟信号，并且本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟分配电路，包括：全局分配电路，其被配置为对外部时钟信号进行分频以生成第一分频多相时钟信号，以及对所述第一分频多相时钟信号中的一个进行分频以生成参考时钟信号；以及局部分配电路，其被配置为根据所述第一分频多相时钟信号的一部分和所述参考时钟信号来生成第二分频多相时钟信号。2.根据权利要求1所述的时钟分配电路，其中，所述全局分配电路包括：第一分频器，其被配置为对所述外部时钟信号进行分频以生成第一分频多相时钟信号；以及第二分频器，其被配置为输出通过对所述第一分频多相时钟信号进行分频而生成的信号中的一个信号作为所述参考时钟信号。3.根据权利要求2所述的时钟分配电路，其中，所述第二分频器被配置为将通过对具有电流模式逻辑CML电平的所述第一分频多相时钟信号进行分频而生成的信号中的所述一个信号转换为具有互补金属氧化物半导体CMOS电平的信号，并输出具有所述CMOS电平的信号作为所述参考时钟信号。4.根据权利要求1所述的时钟分配电路，其中，所述全局分配电路包括：第一分频器，其被配置为对所述外部时钟信号进行分频以生成所述第一分频多相时钟信号；以及第二分频器，其被配置为对所述第一分频多相时钟信号中的一个进行分频并输出经分频的信号作为所述参考时钟信号。5.根据权利要求1所述的时钟分配电路，其中，所述局部分配电路被配置为将所述第一分频多相时钟信号转换为具有CMOS电平的信号并且输出具有所述CMOS电平的信号。6.根据权利要求1所述的时钟分配电路，其中，所述局部分配电路包括：多个转换器，每个转换器被配置为将以CML电平输入的所述第一分频多相时钟信号转换为CMOS电平信号并输出所述CMOS电平信号；以及多个时钟生成电路，每个时钟生成电路被配置为根据所述第一分频多相时钟信号的一部分和在所述参考时钟信号和移位的参考时钟信号之中的相应信号来生成所述第二分频多相时钟信号，所述相应信号对应于所述多个时钟生成电路中的每个。7.根据权利要求6所述的时钟分配电路，其中，所述多个时钟生成电路均被配置为通过根据所述第一分频多相时钟信号的一部分而将在所述参考时钟信号和所述移位的参考时钟信号之中的所述相应信号移位来生成所述第二分频多相时钟信号和所述移位的参考时钟信号之中相应的移位的参考时钟信号。8.一种半导体装置，包括：第一分频器，其被配置为对外部时钟信号进行分频以生成第一分频多相时钟信号；第二分频器，其被配置为输出通过对所述第一分频多相时钟信号进行分频而生成的信号中的一个信号作为参考时钟信号；多个时钟生成电路，每个时钟生成电路被配置为根据所述第一分频多相时钟信号的一部分和在所述参考时钟信号和移位的参考时钟信号之中的相应信号来生成所述第二分频多相时钟信号，所述相应信号对应于所述多个时钟生成电路中的每个；以及多个输入/输出端子，每个输入/输出端子被配置为根据所述第一分频多相时钟信号和
所述第二分频多相时钟信号执行数据发送和接收。9.根据权利要求8所述的半导体装置，其中，所述第二分频器被配置为将通过对具有电流模式逻辑CML电平的所述第一分频多相时钟信号进行分频而生成的信号中的所述一个信号转换为互补金属氧化物半导体CMOS电平信号，并输出所述CMOS电平信号作为所述参考时钟信号。10.根据权利要求8所述的半导体装置，还包括：多个转换器，每个转换器被配置为将以CML电平输入的所述第一分频多相时钟信号转换为CMOS电平信号并输出所述CMOS电平信号。11.根据权利要求8所述的半导体装置，其中，所述多个时钟生成电路均被配置为通过根据所述第一分频多相时钟信号的一部分而将在所述参考时钟信...

【专利技术属性】
技术研发人员：姜智孝，金敬勋，梁宰赫，卞相渊，李康湜，蔡周亨，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：