FPGA芯片及其顶层网表的搭建方法、装置、设备、存储介质制造方法及图纸

本发明专利技术涉及FPGA领域，特别是涉及一种FPGA芯片及其顶层网表的搭建方法、装置、设备、存储介质。该方法包括：获取预设的模型文件，根据所述模型文件将至少一个最底层逻辑单元集成为基本逻辑单元；将至少一个所述基本逻辑单元和配置存储器集成为格点单元；将多个所述格点单元按竖向进行排列，集成为逻辑序列单元；将多个所述逻辑序列单元按横向进行排列，集成为逻辑资源区域单元；将多个所述逻辑资源区域单元按列阵排列，集成得到顶层网表。通过上述方式，本发明专利技术FPGA顶层网表的布局合理，满足大器件规模的FPGA芯片的要求。模的FPGA芯片的要求。模的FPGA芯片的要求。

【技术实现步骤摘要】
FPGA芯片及其顶层网表的搭建方法、装置、设备、存储介质


[0001]本专利技术涉及FPGA领域，特别是涉及一种FPGA芯片及其顶层网表的搭建方法、装置、设备、存储介质。

技术介绍

[0002]FPGA(Field
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Programmable Gate Array)现场可编程门阵列是在PAL(Programmable Array Logic，可编程阵列逻辑)、CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)等可编程器件的基础上进一步发展的产物。它是作为专用集成电路ASIC领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
[0003]随着工艺节点的不断攀升，使得对于FPGA的系统集成度、可编程资源以及器件规模提出了更高的要求。由于架构逻辑网表的复杂性，搭建过程不但非常繁琐，而且很容易出错，于是构建格点系统(grid system)来规范各器件的排布。所谓的格点系统就是在器件的层次，利用架构的规整性，均匀的划分2D的逻辑格点系统，各种器件都被分配放置在独一无二逻辑格点上。现有的FPGA架构划分从底层到顶层包括：基本逻辑单元、格点单元、逻辑序列单元、顶层模块。其中，格点单元通过按竖向排列得到逻辑序列单元，逻辑序列单元按横向排列得到顶层网表。当器件规模增大时，由于逻辑序列单元的高度与位流的帧长度是相关的，改变帧长度会大大增加整个系统的复杂度。为了保持帧长度不变，只能在横向增加高度相同的逻辑序列单元的数量，扩展的方向单一，且在器件规模较大时，顶层网表在呈现横向很长而纵向很短这种不合理的布局。
[0004]鉴于此，本领域亟需一种FPGA芯片及其顶层网表的搭建方法、装置、设备、存储介质来解决上述问题。

技术实现思路

[0005]基于此，本专利技术提供一种FPGA芯片及其顶层网表的搭建方法、装置、设备、存储介质，以使FPGA顶层网表的布局更加合理，满足更大器件规模的FPGA芯片的要求。
[0006]为解决上述技术问题，本专利技术采用的一个技术方案是：提供一种FPGA顶层网表的搭建方法，包括：
[0007]获取预设的模型文件，根据所述模型文件将至少一个最底层逻辑单元集成为基本逻辑单元；
[0008]将至少一个所述基本逻辑单元和配置存储器集成为格点单元；
[0009]将多个所述格点单元按竖向进行排列，集成为逻辑序列单元；
[0010]将多个所述逻辑序列单元按横向进行排列，集成为逻辑资源区域单元；
[0011]将多个所述逻辑资源区域单元按列阵排列，集成得到顶层网表。
[0012]优选地，多个所述逻辑序列单元的高度一致。
[0013]优选地，所述将多个所述逻辑资源区域单元按列阵排列，集成得到顶层网表之后
还包括：
[0014]按照所述基本逻辑单元、所述格点单元、所述逻辑序列单元、所述逻辑资源区域单元的顺序依次验证各单元是否与所述模型文件相匹配。
[0015]优选地，所述顶层网表包括多个横向排列的所述逻辑资源区域单元以及多个纵向排列的所述逻辑资源区域单元。
[0016]优选地，所述模型文件包括所述基本逻辑单元、所述格点单元、所述逻辑序列单元、所述逻辑资源区域单元内部和之间的连线和布局。
[0017]为解决上述技术问题，本专利技术采用的另一个技术方案是：提供一种FPGA顶层网表的搭建装置，包括：
[0018]第一集成模块，用于获取预设的模型文件，根据所述模型文件将至少一个最底层逻辑单元集成为基本逻辑单元；
[0019]第二集成模块，用于将至少一个所述基本逻辑单元和配置存储器集成为格点单元；
[0020]第三集成模块，用于将多个所述格点单元按竖向进行排列，集成为逻辑序列单元；
[0021]第四集成模块，用于将多个所述逻辑序列单元按横向进行排列，集成为逻辑资源区域单元；
[0022]第五集成模块，用于将多个所述逻辑资源区域单元按列阵排列，集成得到顶层网表。
[0023]优选地所述FPGA顶层网表的搭建装置还包括：
[0024]验证模块，用于按照所述基本逻辑单元、所述格点单元、所述逻辑序列单元、所述逻辑资源区域单元的顺序依次验证各单元是否与所述模型文件相匹配。
[0025]为解决上述技术问题，本专利技术采用的另一个技术方案是：提供一种FPGA芯片，所述FPGA芯片的顶层网表由所上述的FPGA顶层网表的搭建方法制成。
[0026]为解决上述技术问题，本专利技术采用的再一个技术方案是：提供一种计算机设备，包括存储器、处理器及存储在所述存储器上并可在处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现上述的FPGA顶层网表的搭建方法。
[0027]为解决上述技术问题，本专利技术采用的再一个技术方案是：提供一种计算机可读存储介质，所述计算机可读存储介质存储有程序文件，所述程序文件被处理器执行时实现上述的FPGA顶层网表的搭建方法的步骤。
[0028]本专利技术的有益效果是：本专利技术的FPGA顶层网表的搭建方法按基本逻辑单元
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格点单元
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逻辑序列单元
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逻辑资源区域单元
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顶层网表的层次搭建得到FPGA的顶层网表，确保系统集成的高可靠性、可验证性以及易迭代性。本方法搭建的顶层网表的布局更加合理，满足更大器件规模的FPGA芯片的要求，为本领域的技术人员提供了一种新的顶层网表的搭建方法和规范。
附图说明
[0029]图1是本专利技术实施例的FPGA顶层网表的搭建方法的流程示意图；
[0030]图2是本专利技术实施例的FPGA顶层网表的搭建装置的结构示意图；
[0031]图3是本专利技术实施例的计算机设备的结构示意图；
[0032]图4是本专利技术实施例的计算机存储介质的结构示意图。
具体实施方式
[0033]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本专利技术的一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0034]本专利技术中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本专利技术的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本专利技术实施例中所有方向性指示(诸如上、下、左、右、前、后
……
)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种FPGA顶层网表的搭建方法，其特征在于，包括：获取预设的模型文件，根据所述模型文件将至少一个最底层逻辑单元集成为基本逻辑单元；将至少一个所述基本逻辑单元和配置存储器集成为格点单元；将多个所述格点单元按竖向进行排列，集成为逻辑序列单元；将多个所述逻辑序列单元按横向进行排列，集成为逻辑资源区域单元；将多个所述逻辑资源区域单元按列阵排列，集成得到顶层网表。2.根据权利要求1所述的FPGA顶层网表的搭建方法，其特征在于，多个所述逻辑序列单元的高度一致。3.根据权利要求1所述的FPGA顶层网表的搭建方法，其特征在于，所述将多个所述逻辑资源区域单元按列阵排列，集成得到顶层网表之后还包括：按照所述基本逻辑单元、所述格点单元、所述逻辑序列单元、所述逻辑资源区域单元的顺序依次验证各单元是否与所述模型文件相匹配。4.根据权利要求1所述的FPGA顶层网表的搭建方法，其特征在于，所述顶层网表包括多个横向排列的所述逻辑资源区域单元以及多个纵向排列的所述逻辑资源区域单元。5.根据权利要求1所述的FPGA顶层网表的搭建方法，其特征在于，所述模型文件包括所述基本逻辑单元、所述格点单元、所述逻辑序列单元、所述逻辑资源区域单元内部和之间的连线和布局。6.一种FPGA顶层网表的搭建装置，其特征在于，包括：第一集成模块，用于获取预设的模型文件，根据所述模型文件将至少一个最...

【专利技术属性】
技术研发人员：伍浩研，刘蒲霞，
申请(专利权)人：深圳市紫光同创电子有限公司，
类型：发明
国别省市：