时延数据库的创建方法、使用方法及设备技术

本发明专利技术实施例提供一种时延数据库的创建方法、使用方法及设备，时延数据库的创建方法包括创建路径表，创建路径表包括：通过第一线段将第一逻辑重复单元的第一引脚连接到内部连线重复单元的集合；通过第二线段将集合连接到第二逻辑重复单元的第二引脚。本发明专利技术实施例的技术方案可以提高时延评估的计算速度和准确性，并且具有良好的扩展性。并且具有良好的扩展性。并且具有良好的扩展性。

【技术实现步骤摘要】
时延数据库的创建方法、使用方法及设备


[0001]本专利技术涉及芯片领域，尤其涉及在现场可编程门阵列(Field Programmable Gate Array，简称为FPGA)芯片的物理实现步骤中时延数据库的创建方法、使用方法、创建时延数据库的设备以及使用时延数据库的设备。

技术介绍

[0002]FPGA芯片时延评估的常用方法是通过快速的布线器计算出一条最可能的路径，然后基于RC(Resistance and Capacitance，电阻和电容)链的时延模型(RC Elmore Delay Model)对路径进行计算和评估，从而得出时延结果。
[0003]但是，基于RC链的时延模型计算时延的速度较慢；并且，由于该模型耗费时间，在映射打包(map)、布局(placement)和布线(routing)等物理实现过程中不能被频繁地调用，使得时延评估的准确性较低。

技术实现思路

[0004]本专利技术解决的技术问题是基于传统RC链的时延模型计算时延的速度较慢、时延评估的准确性较低等。
[0005]为解决上述技术问题，本专利技术实施例提供一种在FPGA芯片的物理实现步骤中创建时延数据库的方法，FPGA芯片具有基于重复单元的阵列结构，重复单元包括逻辑重复单元和内部连线重复单元，创建时延数据库的方法包括创建路径表，创建路径表包括：通过第一线段将第一逻辑重复单元的第一引脚连接到内部连线重复单元的集合；通过第二线段将集合连接到第二逻辑重复单元的第二引脚。
[0006]可选地，第一逻辑重复单元与第二逻辑重复单元相同或者不同。
[0007]可选地，集合包括1个内部连线重复单元或者N个内部连线重复单元，其中，N个内部连线重复单元通过N-1段中间线段依次串行连接，N为大于1的整数。
[0008]可选地，上述创建时延数据库的方法包括：获取各线段分别对应的线段时延值，线段包括第一线段、第二线段和中间线段；将线段时延值存储于路径表中。
[0009]可选地，上述创建时延数据库的方法包括基于线段的坐标依次计算各线段的线段相对偏移，从而获取从第一引脚到第二引脚的路径的路径相对偏移。
[0010]可选地，上述创建时延数据库的方法包括：确定第一引脚到第二引脚的路径与线段和路径相对偏移的对应关系；将对应关系存储于路径表中。
[0011]可选地，上述创建时延数据库的方法包括根据线段的长度类型和形状归类存储线段、线段时延值和/或对应关系。
[0012]可选地，上述创建时延数据库的方法包括对FPGA芯片中各逻辑重复单元中任意二个引脚重复权利要求6中的各步骤。
[0013]可选地，逻辑重复单元包括CLB逻辑重复单元和非CLB逻辑重复单元，第一逻辑重复单元和第二逻辑重复单元均为CLB逻辑重复单元，上述创建时延数据库的方法包括创建
差分表，创建差分表包括：获取差分信息，差分信息为线段基于其长度类型、形状、所跨越逻辑重复单元的类型和/或所跨越逻辑重复单元的数量所产生的时延信息；将差分信息存储于差分表中。
[0014]可选地，线段的扇出中每一个扇出均包括相对坐标、基准时延、模式及与模式相关的额外时延，模式包括其扇出跨越的非CLB逻辑重复单元的数量、类型和位置；将线段、基准时延和额外时延存储于差分表中。
[0015]可选地，上述创建时延数据库的方法包括创建时延表，创建时延表包括：根据路径表中各线段及其线段时延值、以及差分表中各线段、其基准时延和额外时延计算从第一引脚到第二引脚的路径的最小时延值；将最小时延值存储于时延表中。
[0016]可选地，上述创建时延数据库的方法包括对FPGA中各逻辑重复单元中任意二个引脚重复权利要求11中的各步骤。
[0017]可选地，上述创建时延数据库的方法包括创建长距离表，创建长距离表包括：获取多种长度类型的线段，多种长度类型的线段包括最长线段和非最长线段；确定从第一引脚到第二引脚的路径中超过最长线段的第一类线网和未超过最长线段的第二类线网；对于第一类线网，基于最长线段的整数倍进行第一拼接，对于剩余的长度，其作为第二类线网而基于非最长线段的组合进行第二拼接，其中，剩余的长度小于最长线段的长度；对于第二类线网，基于非最长线段的组合进行第二拼接；将第一拼接和第二拼接分别存储于长距离表和路径表中。
[0018]可选地，上述创建时延数据库的方法包括创建时钟表，创建时钟表包括：基于路径表、差分表、时延表和/或长距离表确定时钟线网中第一引脚到第二引脚的时钟时延；将时钟时延存储于时钟表中。
[0019]本专利技术实施例还提供一种创建时延数据库的设备，包括存储器和处理器，存储器上存储有可在处理器上运行的计算机指令，处理器运行计算机指令时执行上述创建时延数据库的方法中任一方法的步骤。
[0020]本专利技术实施例还提供一种在FPGA芯片的物理实现步骤中使用时延数据库的方法，包括：根据数据库数据而获取待评估的线网及其连接的重复单元的信息；根据信息通过时延数据库计算待评估的线网的时延；其中，该时延数据库由上述创建时延数据库的方法中的任一方法创建。
[0021]可选地，数据库数据包括FPGA芯片的绕线资源图和线段的电阻和电容数据。
[0022]可选地，使用时延数据库的方法包括：根据所获取的线网的第一引脚和第二引脚的类型及其在逻辑重复单元中的位置，查找路径表而获取路径信息；根据路径信息获取其中的线段及线段时延值；根据线段时延值计算出从第一引脚到第二引脚的时延。
[0023]可选地，使用时延数据库的方法包括：根据所获取的线网的第一引脚和第二引脚的类型及其在逻辑重复单元的位置，查找时延表而获取最小时延值；根据最小时延值获取从第一引脚到第二引脚的时延。
[0024]可选地，物理实现步骤包括映射打包步骤、布局步骤、以及布线步骤。
[0025]可选地，线网为引脚数量多于二个的多引脚线网，使用时延数据库的方法包括：将多引脚线网拆分成多个具有二个引脚的线网；对多个具有二个引脚的线网中的每个线网分别执行上述使用时延数据库方法中任一方法的步骤。
[0026]一种使用时延数据库的设备，包括存储器和处理器，存储器上存储有可在处理器上运行的计算机指令，处理器运行计算机指令时执行上述使用时延数据库方法中任一方法的步骤。
[0027]与现有技术相比，本专利技术实施例的技术方案具有有益效果。例如，通过创建时延数据库，并且查找时延数据库中的相关表而进行累加的方式减少了运算时间，从而可以提高时延评估的计算速度，其中，相关表包括路径表(PathTable)、差分表(DiffTable)、时延表(DelayTable)、长距离表(LongTable)和时钟表(ClockTable)；在对数据库中的相关表进行查询的过程中，内存交换相对减少，可以进一步增加计算速度；时延数据库所占的物理存储空间较少；时延数据库中所创建的表，可以覆盖所有两端线网的走线，从而提高时延评估的准确性；可以将不同情形的布线结果及相关时延存储于相应表中，从而减少对于不同绕线器或者绕线各阶本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种在FPGA芯片的物理实现步骤中创建时延数据库的方法，所述FPGA芯片具有基于重复单元的阵列结构，所述重复单元包括逻辑重复单元和内部连线重复单元，其特征在于，所述方法包括创建路径表，所述创建路径表包括：通过第一线段将第一逻辑重复单元的第一引脚连接到所述内部连线重复单元的集合；通过第二线段将所述集合连接到第二逻辑重复单元的第二引脚。2.根据权利要求1所述的方法，其特征在于，所述第一逻辑重复单元与所述第二逻辑重复单元相同或者不同。3.根据权利要求2所述的方法，其特征在于，所述集合包括1个内部连线重复单元或者N个内部连线重复单元，其中，所述N个内部连线重复单元通过N-1段中间线段依次串行连接，N为大于1的整数。4.根据权利要求3所述的方法，其特征在于，包括：获取各线段分别对应的线段时延值，所述线段包括所述第一线段、所述第二线段和所述中间线段；将所述线段时延值存储于所述路径表中。5.根据权利要求4所述的方法，其特征在于，包括基于所述线段的坐标依次计算各线段的线段相对偏移，从而获取从所述第一引脚到所述第二引脚的路径的路径相对偏移。6.根据权利要求5所述的方法，其特征在于，包括：确定所述第一引脚到所述第二引脚的所述路径与所述线段和所述路径相对偏移的对应关系；将所述对应关系存储于所述路径表中。7.根据权利要求6所述的方法，其特征在于，包括根据所述线段的长度类型和形状归类存储所述线段、所述线段时延值和/或所述对应关系。8.根据权利要求6所述的方法，其特征在于，包括对所述FPGA芯片中各逻辑重复单元中任意二个引脚重复权利要求6中所述的各步骤。9.根据权利要求4所述的方法，其特征在于，所述逻辑重复单元包括CLB逻辑重复单元和非CLB逻辑重复单元，所述第一逻辑重复单元和所述第二逻辑重复单元均为所述CLB逻辑重复单元，所述方法包括创建差分表，所述创建差分表包括：获取差分信息，所述差分信息为所述线段基于其长度类型、形状、所跨越的所述非CLB逻辑重复单元的类型和/或所跨越的所述非CLB逻辑重复单元的数量所产生的时延信息；将所述差分信息存储于所述差分表中。10.根据权利要求9所述的方法，其特征在于，所述线段的扇出中每一个扇出均包括相对坐标、基准时延、模式及与所述模式相关的额外时延，所述模式包括其扇出跨越的所述非CLB逻辑重复单元的数量、类型和位置；将所述线段、所述基准时延和所述额外时延存储于所述差分表中。11.根据权利要求10所述的方法，其特征在于，包括创建时延表，所述创建时延表包括：根据所述路径表中各线段及其线段时延值、以及所述差分表中各线段、其基准时延和额外时延计算从所述第一引脚到所述第二引脚的路径的最小时延值；将所述最小时延值存储于所述时延表中。12.根据权利要求11所述的方法，其特征在于，包括对所述FPGA中各逻辑重复单元中任...

【专利技术属性】
技术研发人员：王似飞，钱港，杨琼华，陈建利，吴昌，徐烈伟，
申请(专利权)人：上海复旦微电子集团股份有限公司，
类型：发明
国别省市：