一种测试芯片中外围电路的设计方法及其测试芯片技术

本发明专利技术提供一种测试芯片中外围电路的设计方法，包括：获取测试芯片中器件的器件阵列信息、以及器件中选定的待测器件信息；确定用于摆放外围电路的外围电路区域；基于器件阵列的边缘行或/和边缘列设计外围电路；在外围电路区域，为位于边缘行或/和边缘列中的待测器件配置对应的外围电路单元，通过连接线将待测器件与对应的外围电路单元相连形成外围电路。该技术方案有益效果在于，该方法结合考虑器件阵列和外围电路单元进行协同规划，以优化外围电路的摆放设计，能在不影响外围电路的功能和性能的基础上，提升测试芯片的器件密度。还提供一种测试芯片。供一种测试芯片。供一种测试芯片。

【技术实现步骤摘要】
一种测试芯片中外围电路的设计方法及其测试芯片


[0001]本专利技术属于半导体设计和生产的
，尤其涉及一种测试芯片中外围电路的设计方法及其测试芯片。

技术介绍

[0002]传统半导体制造通常是通过短程测试芯片来测试获取生产工艺的缺陷率和成品率，根据在晶圆内放置位置的不同，可以分为两类：独立测试芯片(MPW)和放置在划片槽内的测试芯片(Scribe line)。独立测试芯片的面积较大，需要占据一个芯片的位置，这样就相当于半导体制造厂商需要支付这一部分面积掩模的制造费用。划片槽是晶圆上切割芯片时预留的空间，将测试芯片放置于划片槽，可以不占据芯片的位置，这使得半导体制造厂商不需要承担昂贵的掩模费用，节省了大量的成本。
[0003]测试芯片中主要包括两部分：待测器件(DUT)和外围电路。如图1中所示，以阵列的形式摆放待测器件，每个待测器件会占据一定的宽度，每个外围电路单元也会占据一定的宽度。图1中的局部放大图展示了最理想的一种情况，阵列由相同的待测器件组成，每个待测器件占据的宽度相同，外围电路单元占据的宽度也与待测器件的相同，因此外围电路本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种测试芯片中外围电路的设计方法，其特征在于，包括如下步骤：获取测试芯片中器件的器件阵列信息、以及所述器件中选定的待测器件信息；确定所述测试芯片上用于摆放外围电路的外围电路区域；基于所述器件阵列的边缘行或/和边缘列设计外围电路，包括：在所述外围电路区域，为位于边缘行或/和边缘列中的待测器件配置对应的外围电路单元，并对所述外围电路单元进行位置排布，通过连接线将所述待测器件与对应的外围电路单元相连形成外围电路，用于通过外围电路控制所述器件阵列中指定的待测器件连通或者断开测试通路。2.根据权利要求1所述的测试芯片中外围电路的设计方法，其特征在于，所述外围电路的连接线总和最短。3.根据权利要求1或2所述的测试芯片中外围电路的设计方法，其特征在于，还包括在所述器件中选定待测器件，其中包括在所述器件阵列的边缘行或/和边缘列的器件中确定若干个待测器件；当所述器件阵列为多行多列时，也包括在所述器件阵列的其余行或/和其余列的器件中确定若干个待测器件。4.根据权利要求3所述的测试芯片中外围电路的设计方法，其特征在于，所述边缘行或/和边缘列中的每个待测器件分别配置一个对应的外围电路单元。5.根据权利要求4所述的测试芯片中外围电路的设计方法，其特征在于，预设基于所述边缘行中待测器件配置的外围电路单元的个数为M，或/和，预设基于所述边缘列中待测器件配置的外围电路单元的个数为N；记所述边缘行或/和边缘列的器件个数为K，在所述边缘行或/和边缘列的器件中确定若干个待测器件包括：若所述边缘行的器件个数K≤M或/和边缘列的器件个数K≤N，则将所述边缘行或/和边缘列的器件均确定为待测器件；若所述边缘行的器件个数K＞M，则从所述边缘行的器件中选择M个器件作为待测器件，或/和，若所述边缘列的器件个数K＞N，则从所述边缘列的器件中选择N个器件作为待测器件。6.根据权利要求1所述的测试芯片中外围电路的设计方法，其特征在于，定义所述边缘行的行方向或者边缘列的列方向为X方向，所述外围电路单元在位置排布完成时满足下述三个条件：第一条件：所述外围电路单元与其对应的待测器件在X方向上的投影存在重叠；第二条件：同行或同列的外围电路单元在X方向上的投影不存在重叠；第三条件：所述外围电路单元位于所述外围电路区域内。7.根据权利要求6所述的测试芯片中外围电路的设计方法，其特征在于，所述外围电路单元的位置排布方法包括：步骤S1.记所述外围电路单元阵列的排数为i，所述排数是指基于所述边缘行配置排布的外围电路单元阵列的行数或基于所述边缘列配置排布的若干个外围电路...

【专利技术属性】
技术研发人员：蓝帆，潘伟伟，杨慎知，郑勇军，
申请(专利权)人：杭州广立微电子股份有限公司，
类型：发明
国别省市：