一种PCB板叠层优化方法及PCB板技术

本发明专利技术涉及PCB技术领域，特别是一种PCB板叠层优化方法及PCB板。本发明专利技术提供的方法适用于所有多层板的阻抗叠层设计，本发明专利技术利用在参考层设置挖空区域从而减小信号参考层的残铜率的方法来减小信号层与其参考层间的介质厚度，从而间接实现了控制阻抗及阻抗线宽参数的目的。克服了传统PCB阻抗叠层设计中，因半固化类型已经达到最薄极限时不能再继续减小信号层与其参考层之间介质厚度的问题，进而减少PCB设计的工作量，最终提高了PCB设计效率，缩短了项目周期。短了项目周期。短了项目周期。

【技术实现步骤摘要】
一种PCB板叠层优化方法及PCB板


[0001]本专利技术涉及PCB(Printed Circuit Board，印制线路板)
，特别是一种PCB板叠层优化方法及PCB板。

技术介绍

[0002]随着电子行业的快速发展，芯片封装越来越小，PCB布局布线密度越来越大，传统的方法（如直接使用PCB板厂提供的叠层；或在PCB板厂提供的叠层基础上改进相关参数得出适合自己产品需求的叠层阻抗）在目前高速PCB设计中所暴露出的问题缺陷也日益明显。
[0003]以上方法虽然通过减小介质厚度的方法最终在阻抗合格的情况下实现了减小线宽的目的；但是如果遇到当介质厚度已经减薄到最小极限时，即PCB板厂已经选择了其所能提供的最薄类型的半固化片，此时线宽仍然需要减小，而铜厚也因产品需要无改善空间，即还需要继续减小介质厚度，此时对于该情况的解决办法，传统的方法就无能为力了，而这样的问题，却在实际应用中频繁出现。
[0004]目前业界对于该问题的处理方式有两种，且都不理想。
[0005]方法
①
：接受线宽不能减小的情况，同意板厂将自己原设计的线宽增大，来保证阻抗合格，因为这已经到目前的工艺极限了。这种处理方式，线宽增加会导致原设计中高速信号的间距减小，增加信号间的串扰，产生信号完整性问题，给产品带来了风险。同时，线宽的增加导致线间距减小，更加接近工艺极限，导致PCB蚀刻工序制做难度增加及报废率上升。
[0006]方法
②
：保持原设计线宽不增加，但是被动接受放宽阻抗的要求，即同意接受阻抗比设计要求的阻抗增大，而高速信号在阻抗不连续的位置会发生反射，可能导致信号在传输过程中的失真，这样就给产品性能增加了隐患和风险。
[0007]所以本专利技术提出一种全新的，对现有设计方案的PCB板叠层进行优化的方法及对应的优化PCB板。

技术实现思路

[0008]本专利技术的目的在于克服现有技术中所存在的PCB板设计阶段时半固化片在达到最薄极限后不能进一步控制阻抗线宽参数的问题，提供一种PCB板叠层优化方法及PCB板。
[0009]为了实现上述专利技术目的，本专利技术提供了以下技术方案：一种PCB板叠层优化方法，包括以下步骤：S1：获取现有设计方案中所述PCB板第i层的阻抗线宽参数；i∈[1，n]，n为大于3的偶数；S2：根据所述阻抗线宽参数计算所述PCB板第i层的参考层的残铜率，并根据所述残铜率计算所述参考层的挖空区域，输出为所述参考层的优化方案；其中，所述参考层为在进行PCB阻抗设计时，需要控制阻抗的信号线所对应的参考平面层，而阻抗信号线与其参考平面之间的距离（即介质厚度）是影响该信号阻抗值的一个重要参数；S3：判断所述PCB板的所有叠层是否完成计算；若是，输出所述PCB板叠层的优化方
案，若否，i=i+1，进入步骤S1。本专利技术提供的方法适用于所有多层板（≥4层）的阻抗叠层设计，本专利技术利用在参考层设置挖空区域从而减小信号参考层的残铜率的方法来减小信号层与其参考层间的介质厚度，从而间接实现了控制阻抗及阻抗线宽参数的目的。克服了传统PCB阻抗叠层设计中，因半固化类型已经达到最薄极限时不能再继续减小信号层与其参考层之间介质厚度的问题。同时，采用本专利技术的优化方法一方面可以让PCB在设计阶段就可以考虑到残铜率对阻抗参数的影响，从而提前进行相关预案或改善；另一方面，还可以直接利用残铜率来控制阻抗参数，进而减少PCB设计的工作量，最终提高了PCB设计效率，缩短了项目周期。
[0010]作为本专利技术的优选方案，所述步骤S2包括：S21：获取预设参考PCB板中对应参考层的残铜率，记为a；所述预设参考PCB板为预先选择的PCB板模板；S22：获取所述设计方案中PCB板所述参考层的残铜率，记为b；S23：计算残铜率差值d，d=b
‑
a；若d＜0，不进行处理，进入步骤S3；若d＞0，根据d的值计算所述参考层的铜皮的挖空区域。
[0011]作为本专利技术的优选方案，所述挖空区域需要避开相邻叠层的线路位置和器件位置。
[0012]作为本专利技术的优选方案，所述挖空区域的挖空厚度为预设值，其中，所述预设值大于0，小于等于所述参考层的铜皮厚度。
[0013]作为本专利技术的优选方案，所述挖空区域的面积=d
×
所述PCB板的面积。
[0014]一种PCB板，所述PCB板的叠层采用以上任意所述的优化方法进行布局优化。
[0015]与现有技术相比，本专利技术的有益效果：本专利技术提供的方法适用于所有多层板（≥4层）的阻抗叠层设计，本专利技术利用在参考层设置挖空区域从而减小信号参考层的残铜率的方法来减小信号层与其参考层间的介质厚度，从而间接实现了控制阻抗及阻抗线宽参数的目的。克服了传统PCB阻抗叠层设计中，因半固化类型已经达到最薄极限时不能再继续减小信号层与其参考层之间介质厚度的问题。同时，采用本专利技术的优化方法一方面可以让PCB在设计阶段（即完成最终设计前的阶段，包括初步设计方案以及本专利技术的优化方法）就可以考虑到残铜率对阻抗参数的影响，从而提前进行相关预案或改善；另一方面，还可以直接利用残铜率来控制阻抗参数，进而减少PCB设计的工作量，最终提高了PCB设计效率，缩短了项目周期。
附图说明
[0016]图1是本专利技术所述单面填胶类型示意图；图2是本专利技术所述双面填胶类型示意图；图3为本专利技术实施例1所述的一种PCB板叠层优化方法的流程示意图；图4是本专利技术实施例2所述的一种PCB板叠层优化方法中6层板叠层图；图5是本专利技术实施例2所述的一种PCB板叠层优化方法中减小残铜率方法的流程示意图。
具体实施方式
[0017]下面结合试验例及具体实施方式对本专利技术作进一步的详细描述。但不应将此理解为本专利技术上述主题的范围仅限于以下的实施例，凡基于本
技术实现思路
所实现的技术均属于本专利技术的范围。
[0018]在PCB设计过程中，需要首先对PCB叠层进行设计，PCB叠层设计的结果直接决定了在PCB布线阶段的阻抗线宽。
[0019]1、PCB制作工艺流程（以6层板为例）：（1）内层（L2，L3，L4，L5）：切板
→
内层干菲林（负片）
→
内层蚀刻
→
内层AOI
→
压板
→
X
‑
RAY钻孔。此时，内层的线路就已经完成了，然后开始进行外层线路的制作。
[0020]（2）外层(L1，L6)：镭射钻孔（HDI板时特有工序）
→
机械钻孔
→
化学沉铜
→
全板电镀
→
外层干菲林（正片）
→
图形电镀
→
外层蚀刻
→
外层AOI
→
绿油
→
丝印
→
表面处理
→
外形加工
→
电测
→
目检
→
包装
→
出货。
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【技术保护点】

【技术特征摘要】
1.一种PCB板叠层优化方法，其特征在于，包括以下步骤：S1：获取现有设计方案中PCB板第i层的阻抗线宽参数；i∈[1，n]，n为大于3的偶数；S2：根据所述阻抗线宽参数计算所述PCB板第i层的参考层的残铜率，并根据所述残铜率计算所述参考层的挖空区域，输出为所述参考层的优化方案；S3：判断所述PCB板的所有叠层是否完成计算；若是，输出所述PCB板叠层的优化方案，若否，i=i+1，进入步骤S1。2.根据权利要求1所述的一种PCB板叠层优化方法，其特征在于，所述步骤S2包括：S21：获取预设参考PCB板中对应参考层的残铜率，记为a；所述预设参考PCB板为预先选择的PCB板模板；S22：获取所述设计方案中PCB板所述参考层的残铜率，记为...

【专利技术属性】
技术研发人员：任伟鹏，魏波，
申请(专利权)人：成都万创科技股份有限公司，
类型：发明
国别省市：