一种多环路的锁相环电路及电路板组件制造技术

本发明专利技术实施例涉及电子电路领域，公开了一种多环路的锁相环电路及电路板组件。电路包括：N个鉴相模块、选择器、电荷泵、滤波器、压控振荡器、状态模块、N个分频器，其中，N为大于1的整数。本实施例中，在状态模块接收到触发信号时，若参考时钟信号和分频器输入的反馈信号之间的相位误差在预设允许误差内，则根据需要控制选择器切换输出的信号；若相位误差不在预设允许误差内，则先通过调节分频器的分频比来减小相位误差，直至相位误差在预设允许误差内后，再控制选择器切换输出的信号，以减小切换器切换输出的信号时压控振荡器接收的调节电压的变化幅度，进而减小压控振荡器的输出相位的变化幅度，有效提高了数据通讯功能的稳定性。性。性。

【技术实现步骤摘要】
一种多环路的锁相环电路及电路板组件


[0001]本专利技术实施例涉及电子电路领域，特别涉及一种多环路的锁相环电路及电路板组件。

技术介绍

[0002]随着微电子技术的发展，微处理器和工作站系统主频和性能提高，对系统的时钟生成电路设计提出了越来越高的要求。而锁相环(PLL，Phase Locked Loop)作为一种常用的设计技术，被广泛应用于系统级芯片(SOC，System on Chip)中，以构成时钟生成电路。
[0003]通常在锁相环电路中还设置有选择器，技术人员可以控制选择器选择需要的参考时钟信号作为输出参考信号，或者切换到需要的参考时钟信号作为输出参考信号，并将输出参考信号通过鉴相器输入到锁相环中。
[0004]在切换参考时钟信号的过程中，切换后的参考时钟信号与锁相环反馈的反馈信号之间的相位误差可能较大，这会导致锁相环中的压控振荡器(VCO，voltage control oscillator)的输入电压出现衰减振荡，进而导致VCO的输出相位在短时间内发生剧烈变化，在一些应用场合中，这一变化会严重影响数据通讯功能。

技术实现思路

[0005]本专利技术实施例的目的在于提供一种多环路的锁相环电路及电路板组件，有效减小了压控振荡器的输出相位的变化幅度，进而有效提高了数据通讯功能的稳定性。
[0006]为解决上述技术问题，本专利技术的实施例提供了一种多环路的锁相环电路，包括：N个鉴相模块、选择器、电荷泵、滤波器、压控振荡器、状态模块、N个分频器，其中，N为大于1的整数；N个鉴相模块的第一输入端作为锁相环电路的输入端，用于接收参考时钟信号，N个鉴相模块的第一输出端连接于选择器的N个输入端，选择器的输出端连接于电荷泵，电荷泵连接于滤波器，滤波器连接于压控振荡器的输入端，压控振荡器的输出端作为锁相环电路的输出端，压控振荡器的输出端还连接于N个分频器的输入端，分频器的输出端连接于鉴相模块的第二输入端，N个鉴相模块的第二输出端连接于状态模块的N个输入端，状态模块的N个第一输出端连接于N个分频器的控制端，状态模块的第二输出端连接于选择器的控制端；鉴相模块用于产生接收的参考时钟信号和分频器输入的反馈信号的相位误差，并向状态模块发送相位误差；状态模块用于在从状态模块的触发端接收到触发信号后，若相位误差大于预设允许误差，向分频器输出调节信号；若相位误差小于或等于预设允许误差，向选择器输出第一控制信号；分频器用于根据接收到的调节信号，调节分频器的分频比；选择器用于在接收到第一控制信号后，切换输出第一控制信号对应的信号。
[0007]本专利技术的实施例还提供了一种多环路的锁相环电路，包括：N个鉴相模块、N个电荷泵、选择器、滤波器、压控振荡器、状态模块、N个分频器，其中，N为大于1的整数；N个鉴相模块的第一输入端作为锁相环电路的输入端，用于接收参考时钟信号，N个鉴相模块的第一输出端连接于N个电荷泵的输入端，N个电荷泵的输出端连接于选择器的N个输入端，选择器的
输出端连接于滤波器，滤波器连接于压控振荡器的输入端，压控振荡器的输出端作为锁相环电路的输出端，压控振荡器的输出端还连接于N个分频器的输入端，分频器的输出端连接于鉴相模块的第二输入端，N个鉴相模块的第二输出端连接于状态模块的N个输入端，状态模块的N个第一输出端连接于N个分频器的控制端，状态模块的第二输出端连接于选择器的控制端；鉴相模块用于产生接收的参考时钟信号和分频器输入的反馈信号的相位误差，并向状态模块发送相位误差；状态模块用于在从状态模块的触发端接收到触发信号后，若相位误差大于预设允许误差，向分频器输出调节信号；若相位误差小于或等于预设允许误差，向选择器输出第一控制信号；分频器用于根据接收到的调节信号，调节分频器的分频比；选择器用于在接收到第一控制信号后，切换输出第一控制信号对应的信号。
[0008]本专利技术的实施例还提供了一种电路板组件，包括上述任一多环路的锁相环电路。
[0009]本专利技术实施例相对于相关技术而言，在状态模块接收到触发信号时，认为需要选择器切换输出的信号，此时先计算参考时钟信号和分频器输入的反馈信号之间的相位误差，若相位误差在预设允许误差内，则根据需要控制选择器切换输出的信号；若相位误差不在预设允许误差内，则先通过调节分频器的分频比来减小相位误差，直至相位误差在预设允许误差内后，再控制选择器切换输出的信号。本实施例中，通过调节分频器的分频比，尽可能地缩小需要切换的参考时钟信号和其对应的反馈信号之间的相位误差，以减小切换器切换输出的信号时压控振荡器接收的调节电压的变化幅度，进而减小压控振荡器的输出相位的变化幅度，有效提高了数据通讯功能的稳定性。
[0010]在一些实施例中，鉴相模块包括：鉴相器和比较器；鉴相器的第一输入端作为鉴相模块的第一输入端，鉴相器的第二输入端作为鉴相模块的第二输入端，鉴相器的输出端作为鉴相模块的第一输出端，比较器的第一输入端连接于鉴相器的第一输入端，比较器的第二输入端连接于鉴相器的第二输入端，比较器的输出端作为鉴相模块的第二输出端。本实施例中，提供了鉴相模块的一种具体电路结构。
[0011]在一些实施例中，鉴相模块还包括第一延时模块；比较器的第一输入端通过第一延时模块连接于鉴相器的第一输入端，和/或，比较器的第二输入端通过第一延时模块连接于鉴相器的第二输入端。本实施例中，比较器本身可能存在误差，即比较器可能在两个输入信号的相位并未对齐时，输出表征相位已对齐的信号，本实施例通过在比较器的输入端前增加第一延时模块，来尽可能地抵消比较器本身的误差，使选择器可以在两个输入信号实际已对齐时切换输出的信号，可以有效减小压控振荡器的输出相位的变化幅度，进而有效提高了数据通讯功能的稳定性。
[0012]在一些实施例中，鉴相模块包括：鉴相器、比较器和与门；鉴相器的第一输入端作为鉴相模块的第一输入端，鉴相器的第二输入端作为鉴相模块的第二输入端，鉴相器的上行输出端和鉴相器的下行输出端作为鉴相模块的第一输出端，与门的第一输入端连接于鉴相器的上行输出端，与门的第二输入端连接于鉴相器的下行输出端，与门的输出端连接于比较器的第一输入端，鉴相器的上行输出端连接于比较器的第二输入端，比较器的输出端作为鉴相模块的第二输入端。本实施例中，提供了鉴相模块的另一种具体电路结构。
[0013]在一些实施例中，电路还包括第二延时模块，分频器的输出端通过第二延时模块连接于鉴相模块的第二输入端，状态模块的第三输出端连接于第二延时模块的控制端；状态模块还用于根据相位误差，向第二延时模块输出第二控制信号；第二延时模块用于根据
第二控制信号，延时输出分频器向第二延时模块输入的信号。通过调节分频器的分频比调节相位误差的能力往往是有限的，故本实施例还设置了第二延时模块，以由第二延时模块和分频器共同调节反馈信号的相位，可以尽可能地减小需要切换的参考时钟信号与反馈信号之间的相位误差，进而减小压控振荡器的输出相位的变化幅度，有效提高了数据通讯功能的稳定性。
[0014]在一些实施例中，将鉴相器替换为鉴频鉴相器。
附图说明
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【技术保护点】

【技术特征摘要】
1.一种多环路的锁相环电路，其特征在于，包括：N个鉴相模块、选择器、电荷泵、滤波器、压控振荡器、状态模块、N个分频器，其中，N为大于1的整数；所述N个鉴相模块的第一输入端作为所述锁相环电路的输入端，用于接收参考时钟信号，所述N个鉴相模块的第一输出端连接于所述选择器的N个输入端，所述选择器的输出端连接于所述电荷泵，所述电荷泵连接于所述滤波器，所述滤波器连接于所述压控振荡器的输入端，所述压控振荡器的输出端作为所述锁相环电路的输出端，所述压控振荡器的输出端还连接于所述N个分频器的输入端，所述分频器的输出端连接于所述鉴相模块的第二输入端，所述N个鉴相模块的第二输出端连接于所述状态模块的N个输入端，所述状态模块的N个第一输出端连接于N个分频器的控制端，所述状态模块的第二输出端连接于所述选择器的控制端；所述鉴相模块用于产生接收的所述参考时钟信号和所述分频器输入的反馈信号的相位误差，并向所述状态模块发送所述相位误差；所述状态模块用于在从所述状态模块的触发端接收到触发信号后，若所述相位误差大于预设允许误差，向所述分频器输出调节信号；若所述相位误差小于或等于所述预设允许误差，向所述选择器输出第一控制信号；所述分频器用于根据接收到的所述调节信号，调节所述分频器的分频比；所述选择器用于在接收到所述第一控制信号后，切换输出所述第一控制信号对应的信号。2.根据权利要求1所述的多环路的锁相环电路，其特征在于，所述鉴相模块包括：鉴相器和比较器；所述鉴相器的第一输入端作为所述鉴相模块的第一输入端，所述鉴相器的第二输入端作为所述鉴相模块的第二输入端，所述鉴相器的输出端作为所述鉴相模块的第一输出端，所述比较器的第一输入端连接于所述鉴相器的第一输入端，所述比较器的第二输入端连接于所述鉴相器的第二输入端，所述比较器的输出端作为所述鉴相模块的第二输出端。3.根据权利要求2所述的多环路的锁相环电路，其特征在于，所述鉴相模块还包括第一延时模块；所述比较器的第一输入端通过所述第一延时模块连接于所述鉴相器的第一输入端，和/或，所述比较器的第二输入端通过所述第一延时模块连接于所述鉴相器的第二输入端。4.根据权利要求1所述的多环路的锁相环电路，其特征在于，所述鉴相模块包括：鉴相器、比较器和与门；所述鉴相器的第一输入端作为所述鉴相模块的第一输入端，所述鉴相器的第二输入端作为所述鉴相模块的第二输入端，所述鉴相器的上行输出端和所述鉴相器的下行输出端作为所述鉴相模块的第一输出端，所述与门的第一输入端连接于所述鉴相器的上行输出端，所述与门的第二输入端连接于所述鉴相器的下行输出端，所述与门的输出端连接于所述比较器的第一输入端，所述鉴相器的上行输出端连接于所述比较器的第二输入端，所述比较器的输出端作为所述鉴相模块的第二输入端。5.根据权利要求1所述的多环路的锁相环电路，其特征在于，所述电路还包括第二延时模块，所述分频器的输出端通过所述第二延时模块连接于所述鉴相模块的第二输入端，所述状态模块的第三输出端连接于所述第二延时模块的控制端；
所述状态模块还用于根据所述相位误差，向所述第二延时模块输出第二控制信号；所述第二延时模块用于根据所述第二控制信号，延时输出所述分频器向所述第二延时模块输入的信号。6.根据权利要求2至5中任一所述的多环路的锁相环电路，其特征在...

【专利技术属性】
技术研发人员：史明甫，许长喜，杨锦城，
申请(专利权)人：宁波奥拉半导体股份有限公司，
类型：发明
国别省市：