时钟同步电路和主板制造技术

本申请涉及一种时钟同步电路和主板。该时钟同步电路包括主处理电路和至少一个从处理电路，主处理电路分别与各从处理电路连接。其中，主处理电路，用于获取时钟信号，将时钟信号同步至主处理电路中的至少两种总线，以及将时钟信号传输至各从处理电路；从处理电路，用于将主处理电路传输的时钟信号同步至从处理电路中的至少两种总线。在本申请中，主处理电路将时钟信号同步至从处理电路中，使得主处理电路和从处理电路中的时钟信号是同源时钟。进一步地，主处理电路和从处理电路各自将时钟信号同步至处理电路中的至少两种总线，使得至少两种总线上的时钟信号是同步的。种总线上的时钟信号是同步的。种总线上的时钟信号是同步的。

【技术实现步骤摘要】
时钟同步电路和主板


[0001]本申请涉及时钟控制
，特别是涉及一种时钟同步电路和主板。

技术介绍

[0002]随着图形处理器(Graphics Processing Unit，GPU)对加速计算能力要求越来越高，作为GPU服务器中搭载的核心部件GPU卡的带宽以及速率要求也越来越高。因此，多张GPU卡进行互联，以提高数据处理速度。
[0003]通常，多张GPU卡采用PCIE总线和XGMI总线实现多卡互联。在多卡互联时，每张GPU卡上的XGMI总线的差分100MHz时钟来自一个时钟源，每张GPU卡中PCIE总线上的差分100MHz时钟来源于整机系统时钟，两组时钟源是不同源的。而且，主机上供给多个GPU卡上的PCIE总线的差分100MHz时钟也有可能来源于整机系统中不同源的时钟。
[0004]然而，多张GPU卡互联时，若各GPU卡中PCIE总线和XGMI总线的时钟不同步，则会存在数据传输延迟，甚至机器宕机等突发情况。因此，亟须一种可以在多卡互联场景中实现时钟同步的方法。

技术实现思路

[0005]基于此，有必要针对上述技术问题，提供一种能够在多卡互联场景中保证PCIE总线和XGMI总线时钟信号同步的时钟同步电路和主板。
[0006]第一方面，本申请提供了一种时钟同步电路。该时钟同步电路包括：主处理电路和至少一个从处理电路；主处理电路分别与各从处理电路连接；
[0007]主处理电路，用于获取时钟信号，将时钟信号同步至主处理电路中的至少两种总线，以及将时钟信号传输至各从处理电路；
[0008]从处理电路，用于将主处理电路传输的时钟信号同步至从处理电路中的至少两种总线。
[0009]上述方法通过主处理电路将时钟信号同步至从处理电路中，主处理电路和从处理电路中的时钟信号是同源时钟。如此，在多处理电路互联情况下，保证处理电路之间的时钟信号可以同步，使得数据可以正常传输，无延误，也避免了机器出现宕机的情况。进一步地，主处理电路和从处理电路各自将时钟信号同步至处理电路中的至少两种总线，使得至少两种总线上的时钟信号是同步的，避免了两种总线上的数据传输发生延误的情况。
[0010]在其中一个实施例中，主处理电路和从主处理电路均包括控制器和时钟扩展器，控制器与时钟扩展器连接；
[0011]控制器，用于根据识别信号生成控制信号；识别信号用于表示控制器所在电路为主处理电路或从处理电路；
[0012]时钟扩展器，用于根据控制信号确定目标端口，并从目标端口获取时钟信号。
[0013]在本实施例中，控制器通过识别信号可以区分主处理电路和从处理电路，根据不同的处理电路，生成相应的控制信号。时钟扩展器根据控制信号，明确获取时钟信号的目标
端口。如此，通过控制器和时钟扩展器的协同，使得主处理电路的时钟扩展器可以确定自身获取时钟信号的端口，从处理电路的时钟扩展器可以确定自身获取主处理电路同步的时钟信号的端口。
[0014]在其中一个实施例中，主处理电路包括第一控制器和第一时钟扩展器；第一控制器和第一时钟扩展器连接；
[0015]第一控制器，用于根据第一识别信号向第一时钟扩展器发送第一控制信号；第一识别信号用于指示第一控制器所在的电路为主处理电路；
[0016]第一时钟扩展器，用于根据第一控制信号选通第一目标端口，通过第一目标端口获取时钟信号，对时钟信号进行调整，以及向从处理电路发送时钟信号，第一目标端口为与时钟源连接的端口。
[0017]在本实施例中，第一控制器在确定自身所在电路为主处理电路后，控制第一时钟扩展器从第一目标端口获取时钟信号。进一步地，第一时钟扩展器还用于对时钟信号进行调整，使得至少两种总线上的时钟信号可以同步。另外，第一时钟扩展器还用于将时钟信号发送给从处理电路，保证主处理电路和从处理电路之间的时钟信号为同源时钟。
[0018]在其中一个实施例中，主处理电路还包括第一连接器，第一连接器分别与第一控制器和第一时钟扩展器连接；
[0019]第一控制器，用于通过第一控制器与第一连接器连接的端口获取第一识别信号；
[0020]第一时钟扩展器，用于通过第一连接器向从处理电路发送时钟信号。
[0021]在本实施例中，主处理电路中的第一连接器的端口，可以供第一控制器获取第一识别信号，进而确定该处理电路为主处理电路。另外，第一时钟扩展器通过第一连接器向从处理电路发送时钟信号的。如此，通过第一连接器可以实现主处理电路和从处理电路之间的时钟信号同步，无需多颗现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)共同协作，进行时钟信号的多路复用控制，降低时钟同步控制的成本，对逻辑控制芯片的控制要求较低，简单快捷。
[0022]在其中一个实施例中，主处理电路还包括第一数据处理芯片，第一时钟扩展器通过至少两种总线与第一数据处理芯片连接。
[0023]在本实施例中，第一数据处理芯片是通过至少两种总线从第一时钟扩展器中获取时钟信号的，由于第一时钟扩展器对时钟信号进行了调整，因此，至少两种总线上的时钟信号是同步的。如此，第一时钟扩展器获取的时钟信号与第一数据处理芯片的时钟信号是同源且同步的，可以保证数据的正常传输。
[0024]在其中一个实施例中，第一识别信号还用于指示时钟同步电路中包括的处理电路的数目。
[0025]在本实施例中，通过第一时钟信号可以控制器所在电路为主处理电路或从处理电路的基础上，还可以通过第一时钟信号确定互联处理电路的数目。如此，通过第一识别信号确定互联的主处理电路，以及需要主处理电路同步时钟信号的从处理电路的数目，进而快速有效地确定从主处理电路到从处理电路的时钟信号同步方向。
[0026]在其中一个实施例中，从处理电路包括第二控制器和第二时钟扩展器；第二控制器和第二时钟扩展器连接；
[0027]第二控制器，用于根据第二识别信号向第二时钟扩展器发送第二控制信号；第二
识别信号用于指示第二控制器所在的电路为从处理电路；
[0028]第二时钟扩展器，用于根据第二控制信号选通第二目标端口，通过第二目标端口获取时钟信号，第二目标端口为与主处理电路连接的端口。
[0029]在本实施例中，第二控制器在确定自身所在电路为从处理电路后，控制第二时钟扩展器从第二目标端口接收主处理电路同步的时钟信号，并将获取的时钟信号作为从处理电路自身传输数据的时钟信号，保证主处理电路和从处理电路之间的时钟信号为同源时钟。
[0030]在其中一个实施例中，从处理电路还包括第二连接器，第二控制器与第二连接器连接，第二时钟扩展器通过第二目标端口与第二连接器连接；
[0031]第二控制器，用于通过第二控制器与第二连接器连接的端口获取第二识别信号；
[0032]第二连接器，用于接收主处理电路发送的时钟信号；
[0033]第二时钟扩展器，用于通过第二目标端口从第二连接器获取时钟信号，并对所述时钟信号进行同步调整。
...

【技术保护点】

【技术特征摘要】
1.一种时钟同步电路，其特征在于，所述时钟同步电路包括：主处理电路和至少一个从处理电路；所述主处理电路分别与各所述从处理电路连接；所述主处理电路，用于获取时钟信号，将所述时钟信号同步至所述主处理电路中的至少两种总线，以及将所述时钟信号传输至各所述从处理电路；所述从处理电路，用于将所述主处理电路传输的所述时钟信号同步至所述从处理电路中的至少两种总线。2.根据权利要求1所述的时钟同步电路，其特征在于，所述主处理电路和所述从主处理电路均包括控制器和时钟扩展器，所述控制器与所述时钟扩展器连接；所述控制器，用于根据识别信号生成控制信号；所述识别信号用于表示所述控制器所在电路为主处理电路或从处理电路；所述时钟扩展器，用于根据所述控制信号确定目标端口，并从所述目标端口获取所述时钟信号。3.根据权利要求2所述的时钟同步电路，其特征在于，所述主处理电路包括第一控制器和第一时钟扩展器；所述第一控制器和所述第一时钟扩展器连接；所述第一控制器，用于根据第一识别信号向所述第一时钟扩展器发送第一控制信号；所述第一识别信号用于指示所述第一控制器所在的电路为主处理电路；所述第一时钟扩展器，用于根据所述第一控制信号选通第一目标端口，通过所述第一目标端口获取所述时钟信号，以及向所述从处理电路发送所述时钟信号，所述第一目标端口为与时钟源连接的端口。4.根据权利要求3所述的时钟同步电路，其特征在于，所述主处理电路还包括第一连接器，所述第一连接器分别与所述第一控制器和所述第一时钟扩展器连接；所述第一控制器，用于通过所述第一控制器与所述第一连接器连接的端口获取所述第一识别信号；所述第一时钟扩展器，用于通过所述第一连接器向所述从处理电路发送所述时...

【专利技术属性】
技术研发人员：赵景太，陈晓娟，石磊，马聪，
申请(专利权)人：曙光信息产业股份有限公司，
类型：发明
国别省市：