半导体电路制造技术

一种半导体电路，可包括：第一触发器，其被配置为响应于反相输入时钟信号输出第一输入数据作为第一输出信号；第二触发器，其被配置为响应于输入时钟信号输出第二输入数据作为第二输出信号；无毛刺电路，其被配置为接收反相输入时钟信号、输入时钟信号、第一输出信号和第二输出信号，并且基于反相输入时钟信号、输入时钟信号、第一输出信号和第二输出信号确定节点的电压电平；以及反相器，其被配置为输出通过将由无毛刺电路确定的节点的电压电平反相而获得的输出时钟信号。无毛刺电路不包括具有连接到节点的栅极的晶体管。具有连接到节点的栅极的晶体管。具有连接到节点的栅极的晶体管。

【技术实现步骤摘要】
半导体电路
[0001]相关申的交叉引用
[0002]本申要求于2020年11月9日在韩国知识产权局提交的韩国专利申请No.10
‑
2020
‑
0148305的优先权，其公开内容以引用方式全文并入本文中。


[0003]一些示例实施例涉及半导体电路。

技术介绍

[0004]诸如SoC(片上系统)、处理器和/或存储器装置的半导体集成电路需要/使用时钟信号。为了生成特定频率的时钟信号，通常使用对输入时钟信号的频率进行分频的时钟分频器。
[0005]然而，通常，在由时钟分频器生成的时钟信号中存在偏斜。例如，由时钟分频器生成的时钟信号易受偏斜和/或延迟的影响。结果，时钟信号可能具有差的抖动特性。因此，消除(或减小)时钟信号的偏斜以改善抖动特性的去偏斜电路可与时钟分频器一起使用。

技术实现思路

[0006]一些示例实施例提供了一种半导体电路，其中，输入时钟信号的偏斜被去除或减小以实现高速操作和/或减小电路图的复杂度。
[0007]根据一些示例实施例，一种半导体电路可包括：第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体电路，包括：第一触发器，其被配置为响应于反相输入时钟信号输出第一输入数据作为第一输出信号；第二触发器，其被配置为响应于输入时钟信号输出第二输入数据作为第二输出信号；无毛刺电路，其被配置为接收所述反相输入时钟信号、所述输入时钟信号、所述第一输出信号和所述第二输出信号，并且基于所述反相输入时钟信号、所述输入时钟信号、所述第一输出信号和所述第二输出信号来确定节点的电压电平；以及反相器，其被配置为输出通过将由所述无毛刺电路确定的所述节点的电压电平反相而获得的输出时钟信号，其中，所述无毛刺电路不包括具有连接到所述节点的栅极的晶体管。2.如权利要求1所述的半导体电路，其中，在所述输入时钟信号的电压电平为第二逻辑电平并且所述第二输出信号的电压电平为所述第二逻辑电平的情况下，所述节点的电压电平为第一逻辑电平，在所述输入时钟信号的电压电平是所述第二逻辑电平并且所述第二输出信号的电压电平是所述第一逻辑电平的情况下，所述节点的电压电平是所述第二逻辑电平，在所述反相输入时钟信号的电压电平是所述第二逻辑电平并且所述第一输出信号的电压电平是所述第二逻辑电平的情况下，所述节点的电压电平是所述第一逻辑电平，并且在所述反相输入时钟信号的电压电平是所述第二逻辑电平并且所述第一输出信号的电压电平是所述第一逻辑电平的情况下，所述节点的电压电平是所述第二逻辑电平。3.如权利要求2所述的半导体电路，其中，所述无毛刺电路包括：第一晶体管和第二晶体管，其被配置为向所述节点提供电源电压并且彼此串联连接，第三晶体管和第四晶体管，其与所述第一晶体管和所述第二晶体管并联连接，并且被配置为向所述节点提供所述电源电压，并且彼此串联连接，第五晶体管和第六晶体管，其被配置为向所述节点提供地电压，并且彼此串联连接，以及第七晶体管和第八晶体管，其与所述第五晶体管和所述第六晶体管并联连接，并且彼此串联连接，所述第一晶体管和所述第六晶体管被选通到所述反相输入时钟信号的电压电平，所述第二晶体管和所述第七晶体管被选通到所述第一输出信号的电压电平，所述第三晶体管和所述第八晶体管被选通到所述输入时钟信号的电压电平，并且所述第四晶体管和所述第五晶体管被选通到所述第二输出信号的电压电平。4.如权利要求3所述的半导体电路，还包括：第九晶体管和第十晶体管，其与所述第三晶体管和所述第四晶体管并联连接，并被配置为向所述节点提供所述电源电压，并且彼此串联连接，以及第十一晶体管和第十二晶体管，其与所述第七晶体管和所述第八晶体管并联连接，并且被配置为向所述节点提供所述地电压，并且彼此串联连接，其中，所述第十晶体管和所述第十一晶体管被选通到所述第一输出信号的电压电平，并且所述第九晶体管和所述第十二晶体管被选通到所述第二输出信号的电压电平。
5.如权利要求1所述的半导体电路，其中，所述第一触发器被配置为响应于设置信号，输出电压电平是第一逻辑电平的所述第一输出信号，所述第二触发器被配置为响应于复位信号，输出电压电平是所述第二逻辑电平的所述第二输出信号，并且所述无毛刺电路被配置为将所述输入时钟信号旁路并且输出所述输入时钟信号作为所述输出时钟信号。6.如权利要求1所述的半导体电路，还包括：波形发生器电路，其被配置为基于所述输入时钟信号输出所述第一输入数据和所述第二输入数据。7.如权利要求6所述的半导体电路，其中，所述波形发生器电路被配置为对所述输入时钟信号进行分频以输出所述第一输入数据和所述第二输入数据，所述第一输入数据的频率和所述第二输入数据的频率是所述输入时钟信号的频率的N倍，其中，N是自然数，并且所述第一输入数据的占空比与所述第二输入数据的占空比相同。8.如权利要求7所述的半导体电路，其中，所述第一输入数据的占空比和所述第二输入数据的占空比是50％。9.如权利要求6所述的半导体电路，其中，所述波形发生器电路被配置为对所述输入时钟信号进行分频以输出所述第一输入数据和所述第二输入数据，所述第一输入数据的频率和所述第二输入数据的频率是所述输入时钟信号的频率的N倍，其中，N是自然数，并且所述第一输入数据的占空比不同于所述第二输入数据的占空比。10.如权利要求1所述的半导体电路，其中，所述第一触发器被配置为响应于所述反相输入时钟信号的上升沿输出所述第一输入数据作为所述第一输出信号，并且所述第二触发器被配置为响应于所述输入时钟信号的上升沿输出所述第二输入数据作为所述第二输出信号。11.一种半导体电路，包括：第一触发器，其被配置为响应于反相输入时钟信号输出第一输入数据作为第一输...

【专利技术属性】
技术研发人员：黄铉澈，金珉修，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：