一种跨时钟域信号同步电路制造技术

本发明专利技术公开一种跨时钟域信号同步电路，该电路具体包括：高电平脉冲同步模块，用于输出从第一时钟域同步转换至第二时钟域的单脉冲高电平同步信号；低电平脉冲同步模块，用于输出从第一时钟域同步转换至第二时钟域的单脉冲低电平同步信号；脉冲检测模块，用于输出从第一时钟域同步转换第二时钟域的连续脉冲信号；其中，所述高电平脉冲同步模块的输出端与所述脉冲检测模块的第一输入端连接，所述低电平脉冲同步模块的输出端与所述脉冲检测模块的第二输入端连接。本发明专利技术实现信号从第一时钟域传递至第二时钟域，既能够满足信号从快时钟域传递至慢时钟域，又能够满足信号从慢时钟域传递至快时钟域，经过脉冲检测模块的处理，实现连续的跨时钟域同步信号的输出。现连续的跨时钟域同步信号的输出。现连续的跨时钟域同步信号的输出。

【技术实现步骤摘要】
一种跨时钟域信号同步电路


[0001]本专利技术涉及电路设计
，具体涉及一种跨时钟域信号同步电路。

技术介绍

[0002]在芯片设计过程中，同时存在多个时钟域信号的情况是不可规避的。在存在多个时钟域信号的情况下，需要考虑信号在不同时钟域之间的传递。目前现有技术中对信号进行跨时钟域传递的处理方法主要是采用寄存器打拍的方式实现慢时钟域信号传递到快时钟域信号。这种处理方法存在不能够既实现快时钟域信号同步传递至慢时钟域信号，又实现慢时钟域信号同步传递至快时钟域信号的问题。

技术实现思路

[0003]为解决上述问题，本专利技术提供了一种跨时钟域信号同步电路，实现信号既能够从快时钟域传递至慢时钟域的同时也能够从慢时钟域传递至快时钟域，且实现信号的多个时钟周期连续跨时钟域同步传递。本专利技术的具体技术方案如下：一种跨时钟域信号同步电路，具体包括：高电平脉冲同步模块，与脉冲检测模块连接，用于输出从第一时钟域同步转换至第二时钟域的单脉冲高电平同步信号；低电平脉冲同步模块，与脉冲检测模块连接，用于输出从第一时钟域同步转换至第二时钟域的单脉冲低电平同步信号；脉冲检测模块，分别与高电平脉冲同步模块和低电平脉冲同步模块连接，用于输出从第一时钟域同步转换第二时钟域的连续脉冲信号；其中，所述高电平脉冲同步模块的输出端与所述脉冲检测模块的第一输入端连接，所述低电平脉冲同步模块的输出端与所述脉冲检测模块的第二输入端连接。
[0004]进一步地，所述高电平脉冲同步模块具体包括：单脉冲高电平信号同步模块，用于基于外部输入的同步信号输出从第一时钟域同步转换至第二时钟域的单脉冲高电平同步信号；单脉冲高电平信号补偿模块，用于输出对异常单脉冲高电平同步信号补偿修正的第一补偿修正信号；第一与门，用于对单脉冲高电平同步信号结合第一补偿修正信号进行与逻辑选择，输出正常的从第一时钟域同步转换至第二时钟域的单脉冲高电平同步信号；其中，所述单脉冲高电平信号同步模块的输出端与所述第一与门的第一输入端连接，所述单脉冲高电平信号补偿模块的输出端与所述第一与门的第二输入端连接，所述第一与门的输出端作为所述高电平脉冲同步模块的输出端与所述脉冲检测模块连接。
[0005]进一步地，所述单脉冲高电平信号同步模块具体包括：第二与门、第三与门、第一寄存器、第二寄存器、第三寄存器、第一反相器和第二反相器；其中，所述第一反相器的输入端作为所述单脉冲高电平信号同步模块的输入端，用于接收外部输入的第一时钟域的同步信号；所述第一反相器的输出端与所述第二与门的第一输入端连接，所述第二与门的输出端与所述第一寄存器的复位信号输入端连接，所述第一寄存器的输出端与所述第二寄存器的第一输入端连接，所述第二寄存器的输出端与所述第三寄存器的第一输入端连接，所述第二寄存器的输出端还与所述第三与门的第二输入端连接，所述第三寄存器的输出端与第
二反相器的输入端连接，所述第二反相器的输出端作为所述单脉冲高电平信号同步模块的输出端与所述第一与门的第一输入端连接。
[0006]进一步地，所述单脉冲高电平信号补偿模块具体包括：第四寄存器、第五寄存器、第六寄存器、第三反相器、第四与门和第四反相器；其中，所述第四寄存器的输出端与所述第五寄存器的第一输入端连接，所述第五寄存器的输出端与所述第六寄存器的第一输入端连接，所述第六寄存器人的输出端与所述第三反相器的输入端连接，所述第三反相器的输出端与所述第四与门的第一输入端连接，所述第四与门的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端作为所述单脉冲高电平信号补偿模块的输出端与所述第一与门的第二输入端连接。
[0007]进一步地，所述低电平脉冲同步模块具体包括：单脉冲低电平信号同步模块，用于基于外部输入的同步信号输出从第一时钟域同步转换至第二时钟域的单脉冲低电平同步信号；单脉冲低电平信号补偿模块，用于输出对异常单脉冲低电平信号补偿修正的第二补偿修正信号；第五与门，分别与单脉冲低电平信号同步模块和单脉冲低电平信号补偿模块连接，用于结合单脉冲低电平同步信号和第二补偿修正信号进行与逻辑选择，并输出与逻辑选择后的第二时钟域的单脉冲低电平同步信号；第五反相器，用于将第五与门进行与逻辑选择后输出的第二时钟域的单脉冲低电平同步信号进行反相处理，输出正常的第二时钟域的单脉冲低电平同步信号；其中，所述单脉冲低电平信号同步模块的输出端与所述第五与门的第一输入端连接，所述单脉冲低电平信号补偿模块的输出端与所述第五与门的第二输入端连接，所述第五与门的输出端与所述第五反相器的输入端连接，所述第五反相器的输出端作为所述低电平脉冲同步模块的输出端与所述脉冲检测模块连接。
[0008]进一步地，所述单脉冲低电平信号同步模块具体包括：第六与门、第七与门、第七寄存器、第八寄存器、第九寄存器和第六反相器；其中，所述第六与门的第一输入端作为所述单脉冲低电平信号同步模块的输入端，用于接收外部输入的第一时钟域的信号；所述第六与门的输出端与所述第七寄存器的复位信号输入端连接，所述第七寄存器的输出端与所述第八寄存器的第一输入端连接，所述第八寄存器的输出端与所述第九寄存器的第一输入端连接，所述第八寄存器的输出端还与所述第七与门的第二输入端连接，所述第九寄存器的输出端与所述第六反相器的输入端连接，所述第六反相器的输出端与所述第七与门的第一输入端连接，所述第七与门的输出端作为所述单脉冲低电平信号同步模块的输出端与所述第五与门的第一输入端连接。
[0009]进一步地，所述单脉冲低电平信号补偿模块具体包括：第十寄存器、第十一寄存器、第十二寄存器、第七反相器、第八反相器和第八与门；其中，所述第十寄存器的输出端与所述第十一寄存器的第一输入端连接，所述第十一寄存器的输出端与所述第十二寄存器的输入端连接，所述第十二寄存器的输出端与所述第七反相器的输入端连接，所述第七反相器的输出端与所述第八与门的第一输入端连接，所述第十一寄存器的输出端还与所述第八与门的第二输入端连接，所述第八与门的输出端与所述第八反相器的输入端连接，所述第八反相器的输出端作为所述单脉冲低电平信号补偿模块的输出端与所述第五与门的第二输入端连接。
[0010]进一步地，所述脉冲检测模块具体包括：第一选择模块，分别与第二选择模块和第十三寄存器连接，用于接收并根据所述高电平脉冲同步模块输出的第二时钟域的单脉冲高
电平同步信号和所述低电平脉冲同步模块输出的第二时钟域的单脉冲低电平同步信号输出第一选择处理后的脉冲同步信号至第二选择模块；第二选择模块，分别与第一选择模块和第十三寄存器连接，用于接收第一选择模块传输至的第一选择处理后的同步信号、所述高电平脉冲同步模块输出的第二时钟域的单脉冲高电平同步信号和所述低电平脉冲同步模块输出的第二时钟域的单脉冲低电平同步信号，输出第二选择处理后的脉冲同步信号至第十三寄存器；第十三寄存器，分别与第一选择模块和第二选择模块连接，用于输出第二时钟域的连续脉冲信号；其中，所述第一选择模块的输出端与所述第二选择模块的第一输入端连接，第二选择模块的输出端与所述第十三寄存器的第一输入端连接，所述第十三寄存器的输出端与所本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种跨时钟域信号同步电路，其特征在于，所述跨时钟域信号同步电路具体包括：高电平脉冲同步模块，与脉冲检测模块连接，用于输出从第一时钟域同步转换至第二时钟域的单脉冲高电平同步信号；低电平脉冲同步模块，与脉冲检测模块连接，用于输出从第一时钟域同步转换至第二时钟域的单脉冲低电平同步信号；脉冲检测模块，分别与高电平脉冲同步模块和低电平脉冲同步模块连接，用于输出从第一时钟域同步转换第二时钟域的连续脉冲信号；其中，所述高电平脉冲同步模块的输出端与所述脉冲检测模块的第一输入端连接，所述低电平脉冲同步模块的输出端与所述脉冲检测模块的第二输入端连接。2.根据权利要求1所述的跨时钟域信号同步电路，其特征在于，所述高电平脉冲同步模块具体包括：单脉冲高电平信号同步模块，用于基于外部输入的同步信号输出从第一时钟域同步转换至第二时钟域的单脉冲高电平同步信号；单脉冲高电平信号补偿模块，用于输出对异常单脉冲高电平同步信号补偿修正的第一补偿修正信号；第一与门，用于对单脉冲高电平同步信号结合第一补偿修正信号进行与逻辑选择，输出正常的从第一时钟域同步转换至第二时钟域的单脉冲高电平同步信号；其中，所述单脉冲高电平信号同步模块的输出端与所述第一与门的第一输入端连接，所述单脉冲高电平信号补偿模块的输出端与所述第一与门的第二输入端连接，所述第一与门的输出端作为所述高电平脉冲同步模块的输出端与所述脉冲检测模块连接。3.根据权利要求2所述的跨时钟域信号同步电路，其特征在于，所述单脉冲高电平信号同步模块具体包括：第二与门、第三与门、第一寄存器、第二寄存器、第三寄存器、第一反相器和第二反相器；其中，所述第一反相器的输入端作为所述单脉冲高电平信号同步模块的输入端，用于接收外部输入的第一时钟域的同步信号；所述第一反相器的输出端与所述第二与门的第一输入端连接，所述第二与门的输出端与所述第一寄存器的复位信号输入端连接，所述第一寄存器的输出端与所述第二寄存器的第一输入端连接，所述第二寄存器的输出端与所述第三寄存器的第一输入端连接，所述第二寄存器的输出端还与所述第三与门的第二输入端连接，所述第三寄存器的输出端与第二反相器的输入端连接，所述第二反相器的输出端作为所述单脉冲高电平信号同步模块的输出端与所述第一与门的第一输入端连接。4.根据权利要求2所述的跨时钟域信号同步电路，其特征在于，所述单脉冲高电平信号补偿模块具体包括：第四寄存器、第五寄存器、第六寄存器、第三反相器、第四与门和第四反相器；其中，所述第四寄存器的输出端与所述第五寄存器的第一输入端连接，所述第五寄存器的输出端与所述第六寄存器的第一输入端连接，所述第六寄存器人的输出端与所述第三反相器的输入端连接，所述第三反相器的输出端与所述第四与门的第一输入端连接，所述第四与门的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端作为所述单脉冲高电平信号补偿模块的输出端与所述第一与门的第二输入端连接。5.根据权利要求1所述的跨时钟域信号同步电路，其特征在于，所述低电平脉冲同步模块具体包括：单脉冲低电平信号同步模块，用于基于外部输入的同步信号输出从第一时钟域同步转
换至第二时钟域的单脉冲低电平同步信号；单脉冲低电平信号补偿模块，用于输出对异常单脉冲低电平信号补偿修正的第二补偿修正信号；第五与门，分别与单脉冲低电平信号同步模块和单脉冲低电平信号补偿模块连接，用于结合单脉冲低电平同步信号和第二补偿修正信号进行与逻辑选择，并输出与逻辑选择后的第二时钟域的单脉冲低电平同步信号；第五反相器，用于将第五与门进行与逻辑选择后输出的第二时钟域的单脉冲低电平同步信号进行反相处理，输出正常的第二时钟域的单脉冲低电平同步信号；其中，所述单脉冲低电平信号同步模块的输出端与所述第五与门的第一输入端连接，所述单脉冲低电平信号补偿模块的输出端与所述第五与门的第二输入端连接，所述第五与门的输出端与所述第五反相器的输入端连接，所述第五反相器的输出端作为所述低电平脉冲同步模块的输出端与所述脉冲检测模块连接。6.根据权利要求5所述的跨时钟域信号同步电路，其特征在于，所述单脉冲低电平信号同步模块具体包括：第六与门、第七与门、第七寄存器、第八寄存器、第九寄存器和第六反相器；其中，所述第六与门的第一输入端作为所述单脉冲低电平信号同步模块的输入端，用于接收外部输入的第一时钟域的信号；所述第六与门的输出端与所述第七寄存器的复位信号输入端连接，所述第七寄存器的输出端与所述第八寄存器的第一输入端连接，所述第八寄存器的输出端与所述第九寄存器的第一输入端连接，所述第八寄存器的输出端还与所述第七与门的第二输入端连接，所述第九寄存器的输出端与所述第六反相器的输入端连接，所述第六反相器的输出端与所述第七与门的第一输入端连接，所...

【专利技术属性】
技术研发人员：詹植铜，何再生，
申请(专利权)人：珠海一微半导体股份有限公司，
类型：发明
国别省市：