存储器模块及其操作方法技术

公开了存储器模块及其操作方法。所述存储器模块包括：多个动态随机存取存储器(DRAM)；控制器，被配置为控制DRAM的操作；以及有源装置，被配置为：响应于检测到在所述多个DRAM中的至少一个中发生的错误，生成中断并存储与错误对应的错误信息。误对应的错误信息。误对应的错误信息。

【技术实现步骤摘要】
存储器模块及其操作方法


[0001]专利技术构思总体涉及存储器模块及其操作方法。更具体地，专利技术构思涉及包括非易失性存储器的存储器模块及其操作方法。

技术介绍

[0002]不同的半导体存储器装置使用不同的半导体组成元件来存储数据。半导体存储器装置大体上可被分类为非易失性存储器装置或易失性存储器装置。非易失性存储器装置即使在没有供电的情况下也保持存储的数据。示例性非易失性存储器装置包括只读存储器(ROM)、可编程ROM(PROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。相比之下，当供电中断时，存储在易失性存储器中的数据丧失完整性。示例性易失性存储器装置包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。
[0003]易失性存储器装置尤其适合于支持高速、随机的数据存取应用(诸如，通常与计算系统(例如，个人计算机、服务器或工作站)中的主存储器相关联的数据存取应用)。然而，非易失性存储器装置尤其适合于支持大量(或者，容量)的数据存储应用(诸如，计算系统中的辅助存储装置)。

技术实现思路

[0004]专利技术构思的实施例提供能够存储与电子系统中发生的关于易失性存储器装置的操作的错误相关联的错误信息的存储器模块。
[0005]专利技术构思的实施例提供操作存储器模块的方法，所述存储器模块能够存储与电子系统中发生的关于易失性存储器装置的操作的错误相关联的错误信息。
[0006]在一个方面，专利技术构思的实施例提供一种存储器模块，所述存储器模块包括：多个动态随机存取存储器(DRAM)；控制器，被配置为控制DRAM的操作；以及有源装置，被配置为：响应于检测到在所述多个DRAM中的至少一个中发生的错误，生成中断并存储与错误对应的错误信息。
[0007]在另一方面，专利技术构思的实施例提供一种电子装置，所述电子装置包括：存储器模块，包括易失性存储器和有源装置；以及中央处理器(CPU)，通过系统总线连接到存储器模块。有源装置被配置为：响应于检测到在易失性存储器中发生的错误，生成中断并存储与错误对应的错误信息。
[0008]在另一方面，专利技术构思的实施例提供一种存储器模块的操作方法，所述存储器模块包括多个易失性存储器、控制器和有源装置。所述操作方法包括：使用有源装置周期性地读取存储在寄存器中的错误日志；当检测到关于存储器模块的操作的错误时，将中断传送到寄存器；响应于中断从寄存器接收错误日志，并且将错误日志中的至少一部分存储为错误信息；以及将错误信息存储在非易失性存储器中。
[0009]然而，专利技术构思的方面不限于在此阐述的方面。通过参考下面给出的专利技术构思的
具体实施方式，对于专利技术构思所属领域的普通技术人员来说，专利技术构思的以上和其他方面将变得更清楚。
附图说明
[0010]当结合附图考虑下面的具体实施方式时，专利技术构思的以上和其他方面以及特征将变得更清楚，在附图中：
[0011]图1是示出根据专利技术构思的实施例的电子装置的框图；
[0012]图2是进一步示出图1的存储器模块100的框图；
[0013]图3和图4是在各种实施例中示出图2的有源装置50的相应框图；
[0014]图5和图6是在各种实施例中示出图3和图4的有源存储器的相应框图；
[0015]图7是示出可在专利技术构思的一些实施例中使用的示例性错误信息的列表；
[0016]图8和图9是在各种实施例中示出操作图2的有源装置的方法的流程图；以及
[0017]图10是在一个示例中示出操作图1的电子装置的方法的流程图。
具体实施方式
[0018]在下文中，将参照附图描述专利技术构思的特定实施例。
[0019]附图(图)1是示出根据专利技术构思的实施例的电子装置的框图。图2是示出作为图1的主存储器装置(或者，存储器)100的一个示例的存储器模块100的框图。
[0020]参照图1，电子装置1可被不同地实现为例如个人计算机(PC)、膝上型计算机、超移动PC(UMPC)、工作站、服务器、上网本、个人数字助理(PDA)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、数码相机、数字录音机、数字音频播放器、数字录像机、数字图像播放器、数字视频录像机、数字视频播放器、家庭网络或能够在硬连线环境和/或无线环境中“传送”(例如，发送和/或接收)信息的另一装置或系统。
[0021]在一些实施例中，电子装置1可包括主存储器装置100、中央处理器(CPU)200和系统总线300。在电子装置1内部(或者在可附接/可拆卸组件或者与外部组件通信的情况下在电子装置1外部)，诸如输入装置400、显示装置500、网络装置600和存储装置700的各种组件可经由系统总线300连接到CPU 200和/或主存储器装置100。
[0022]主存储器装置100可用于存储由CPU 200处理或传送的数据。在一些实施例中，主存储器装置100可用作CPU 200的工作存储器。本领域技术人员将理解，主存储器装置100可被不同地配置。例如，主存储器装置100可包括DRAM、双倍数据速率同步DRAM(或者，DDR SDRAM)、低功率DDR SDRAM(或者，LPDDR SDRAM)、图形DDR(或者，GDDR)、Rambus DRAM(或者，RDRAM)、和需要刷新操作的任何其他类型的易失性存储器装置中的一个或多个。
[0023]这里，主存储器装置100可被全部地或部分地制造为半导体存储器装置。主存储器装置100的处理速度可比存储装置700的处理速度快得多，存储装置700可包括一个或多个非易失性存储器装置。
[0024]CPU 200可包括各种任意的处理器，并且可包括能够对与电子装置1相关联的指令进行编码和/或解码的装置、能够执行算术运算和/或逻辑运算的装置、以及能够不同地处理由电子装置1传送的数据的装置。例如，在一些实施例中，CPU 200可包括编程计数器、算术逻辑单元(ALU)210、控制单元220、各种寄存器230、指令解码器、时序电路以及总线接口
240等。
[0025]这里，ALU 210可响应于与电子装置1相关联的指令而执行各种算术运算和/或逻辑运算。
[0026]在一些实施例中，寄存器230可存储用于跟踪电子装置1的操作状态的日志。也就是说，控制单元220可在电子装置1的操作期间实时地将记录电子装置1的操作状态的数据写入寄存器230中。例如，寄存器230可记录各种时间信息(诸如，特定操作被执行的时间)。因此，寄存器230可用作用于基本输入/输出系统(BIOS)的轮询寄存器(polling register)、记录与基板管理控制器(BMC)相关的系统事件的寄存器等。
[0027]CPU 200可包括单处理核或多处理核。例如，CPU 200可包括多个双核(two cores或dual
‑
core)、四核(four本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器模块，包括：多个动态随机存取存储器DRAM；控制器，被配置为控制DRAM的操作；以及有源装置，被配置为：响应于检测到在所述多个DRAM中的至少一个中发生的错误，生成中断并存储与错误对应的错误信息。2.根据权利要求1所述的存储器模块，其中，有源装置包括：有源控制器，被配置为将中断传送到包括寄存器的中央处理器；以及非易失性存储器，被配置为接收存储在寄存器中的错误日志，并将错误日志存储为错误信息。3.根据权利要求2所述的存储器模块，其中，有源装置还被配置为：周期性地监测是否发生关于DRAM的操作的错误。4.根据权利要求2所述的存储器模块，其中，有源装置还被配置为：根据可纠正的第一错误和不可纠正的第二错误，区分并存储错误信息。5.根据权利要求2所述的存储器模块，其中，存储器模块还包括：第一通道，被配置为将控制器连接到系统总线；以及第二通道，被配置为将有源装置连接到系统总线。6.根据权利要求2所述的存储器模块，其中，有源装置包括：通信互联网协议，被配置为传送所述多个DRAM中的至少一个的分配的地址。7.根据权利要求6所述的存储器模块，其中，通信互联网协议相对于有源控制器被单独配置。8.根据权利要求2至7中的任一项所述的存储器模块，其中，非易失性存储器还被配置为：顺序地存储与多个可纠正的错误相关联的错误信息。9.根据权利要求2至7中的任一项所述的存储器模块，其中，响应于中断，当错误是不可纠正的错误时，非易失性存储器存储错误信息，并且中央处理器的操作被关闭。10.一种电子装置，包括：存储器模块，包括易失性存储器和有源装置；以及中央处理器，通过系统总线连接到存储器模块，其中，有源装置被配置为：响应于检测到在易失性存储器中发生的错误，生成中断并存储与错误对应的错误信息。11.根据权利要求10所述的电子装置，其中，中央处理器包括：处理器，被配置为访问存储在易失性存储器中的数据；以及寄存器，被配置为存储存储器模块的错误日志。12.根据权利要求11所述的电子装置，其中，有源装置包括：有源控制器，被配置为将中断...

【专利技术属性】
技术研发人员：李美珍，金东润，金玟赫，金成峻，文盛业，李钟荣，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：