一种用于反熔丝FPGA中的电平转换电路制造技术

本发明专利技术公开一种用于反熔丝FPGA中的电平转换电路，属于集成电路领域。本发明专利技术在常规的四管电平转换结构中，增加4颗高压MOS晶体管，引入中间电压，使每颗MOS管在电平转换工作时都不会超出限定的源漏电压值来有效抑制热载流子效应，从而有效地提升了FPGA工作的可靠性；在其基础上，增加2颗高压MOS晶体管，引入低压逻辑电源电压作为栅控制信号，同时下拉NMOS用一个低压NMOS，保证低电压向高电压的正确转换，加快了翻转速度，提升了编程的可靠性。提升了编程的可靠性。提升了编程的可靠性。

【技术实现步骤摘要】
一种用于反熔丝FPGA中的电平转换电路


[0001]本专利技术涉及集成电路
，特别涉及一种用于反熔丝FPGA中的电平转换电路。

技术介绍

[0002]反熔丝FPGA是一种高可靠可编程门阵列电路，具有非易失性、功耗低、集成度高、性能稳定等优点，广泛应用于高可靠、高保密性的军用和航空航天领域。由于其特殊的应用领域，国外此类电路往往对国内处于禁运状态，而且进行技术封锁。
[0003]由于反熔丝FPGA的重要作用，国内开展了包括反熔丝FPGA设计技术、测试技术、编程方法、编程器设计技术等关键技术的研究和技术攻关。
[0004]本专利技术给出了一种适用于反熔丝FPGA中的电平转换电路。

技术实现思路

[0005]本专利技术的目的在于提供一种用于反熔丝FPGA中的电平转换电路，以解决目前反熔丝FPGA编程期间低压控制高压的正确转换、以及热载流子效应损伤器件的问题。
[0006]为解决上述技术问题，本专利技术提供了一种用于反熔丝FPGA中的电平转换电路，包括PMOS管P1~P4、NMOS管N0~N4和反相器M2；PMOS管P1的源端和衬底均连接编程控制电压VSV，PMOS管P1的漏端连接PMOS管P3的源端，PMOS管P1的栅端连接PMOS管P4的漏端；PMOS管P2的源端和衬底均连接编程控制电压VSV，PMOS管P2的漏端连接PMOS管P4的源端，PMOS管P2的栅端连接PMOS管P3的漏端；NMOS管N3的漏端连接PMOS管P3的漏端，源端连接NMOS管N1的漏端，衬底接地GND；NMOS管N1的源端连接反相器M2的输出端；NMOS管N4的漏端连接PMOS管P4的漏端，源端连接NMOS管N2的漏端，衬底接地GND；NMOS管N2的源端连接NMOS管N0的漏端；NMOS管N0的漏端连接NMOS管N2的源端，源端和衬底均接地，栅端连接反相器M2的输出端；反相器M2的输出端依次连接NMOS管N1的源端和NMOS管N0的栅端。
[0007]可选的，所述PMOS管P3的栅端连接栅控制信号CFG1，衬底连接编程控制电压VSV；所述PMOS管P4的栅端连接栅控制信号CFG1，衬底连接编程控制电压VSV。
[0008]可选的，所述NMOS管N3的栅端连接栅控制信号CFG2，NMOS管N1的栅端连接低压逻辑电压VCC，所述NMOS管N4的栅端连接栅控制信号CFG2，NMOS管N2的栅端连接低压逻辑电压VCC。
[0009]可选的，所述PMOS管P3和P4、所述NMOS管N1~N4均为高压晶体管。
[0010]可选的，在所述电平转换电路的正常工作期间，设置所述PMOS管P3和P4的栅控制信号CFG1的电压值为编程控制电压VSV的55%~65%，设置所述NMOS管N3和N4的栅控制信号CFG2的电压值为编程控制电压VSV的55%~65%。
[0011]可选的，所述NMOS管N0为低压晶体管。
[0012]可选的，所述反相器M2为低压逻辑电路，由低压逻辑电压VCC供电，输入D是低压逻
辑信号，输出DB是低压逻辑信号。
[0013]在本专利技术提供的用于反熔丝FPGA中的电平转换电路，与传统的电平转换电路结构相比，具有以下有益效果：（1）增加4颗高压MOS晶体管P3、P4、N3、N4，引入中间电压，使每颗MOS管在电平转换工作时都不会超出限定的源漏电压值来抑制热载流子效应，提升FPGA工作的可靠性；（2）增加2颗高压MOS晶体管N1、N2，引入低压逻辑电源电压作为栅控制信号，同时下拉NMOS用一个低压NMOS，保证低电压向高电压的正确转换，同时加快了翻转速度，提升了编程的可靠性。
附图说明
[0014]图1是本专利技术提供的用于反熔丝FPGA中的电平转换电路结构示意图；图2是对反熔丝FPGA进行电平转换的结构示意图。
具体实施方式
[0015]以下结合附图和具体实施例对本专利技术提出的一种用于反熔丝FPGA中的电平转换电路作进一步详细说明。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。
[0016]本专利技术提供了一种用于反熔丝FPGA中的电平转换电路，其结构如图1所示，包括PMOS管P1~P4、NMOS管N0~N4和反相器M2；PMOS管P1的源端和衬底均连接编程控制电压VSV，PMOS管P1的漏端连接PMOS管P3的源端，PMOS管P1的栅端连接PMOS管P4的漏端；PMOS管P2的源端和衬底均连接编程控制电压VSV，PMOS管P2的漏端连接PMOS管P4的源端，PMOS管P2的栅端连接PMOS管P3的漏端；NMOS管N3的漏端连接PMOS管P3的漏端，源端连接NMOS管N1的漏端，衬底接地GND；NMOS管N1的源端连接反相器M2的输出端；NMOS管N4的漏端连接PMOS管P4的漏端，源端连接NMOS管N2的漏端，衬底接地GND；NMOS管N2的源端连接NMOS管N0的漏端；NMOS管N0的漏端连接NMOS管N2的源端，源端和衬底均接地，栅端连接反相器M2的输出端；反相器M2的输出端依次连接NMOS管N1的源端和NMOS管N0的栅端，所述反相器M2为低压逻辑电路，由低压逻辑电压VCC供电，所述反相器M2的输入D是低压逻辑信号，输出DB也是低压逻辑信号。
[0017]所述PMOS管P3的栅端连接栅控制信号CFG1，衬底连接编程控制电压VSV；所述PMOS管P4的栅端连接栅控制信号CFG1，衬底连接编程控制电压VSV。所述NMOS管N3的栅端连接栅控制信号CFG2，NMOS管N1的栅端连接低压逻辑电压VCC，所述NMOS管N4的栅端连接栅控制信号CFG2，NMOS管N2的栅端连接低压逻辑电压VCC。
[0018]如图2所示是对反熔丝FPGA进行电平转换的结构示意图。在反熔丝FPGA编程期间，电平转换电路负责将低压逻辑信号转成称高压控制信号，控制编程晶体管1和编程晶体管2的通断，使编程电压VPP或地信号加载到欲编程的反熔丝FPGA两端，实现反熔丝编程。
[0019]如图1，在反熔丝FPGA编程期间，编程控制电压为VSV，低压逻辑电压为VCC。本专利技术提供的电平转换电路就是将VCC驱动的逻辑电压（低压）转成称VSV驱动的编程电压（高压）。
[0020]如图1，在电平转换电路正常工作期间，高压PMOS管P3和P4的栅控制信号CFG1的电压值设置成VSV电压值的60%（
±
5%），高压NMOS管N3和N4的栅控制信号CFG2的电压值设置成
VSV电压值的60%（
±
5%），这里栅控制信号CFG1可以等于栅控制信号CFG2，CFG1也可以不等于CFG2。这样每颗MOS管在电平转换工作时都不会超出限定的源漏电压值来有效抑制热载流子效应，从而提升了FPGA工作的可靠性。
[0021]如图1，高压NMOS晶体管N1和N2的栅控制信号在反熔丝FPGA所有工作模式下都接VCC，确保NMOS管N0本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于反熔丝FPGA中的电平转换电路，其特征在于，包括PMOS管P1~P4、NMOS管N0~N4和反相器M2；PMOS管P1的源端和衬底均连接编程控制电压VSV，PMOS管P1的漏端连接PMOS管P3的源端，PMOS管P1的栅端连接PMOS管P4的漏端；PMOS管P2的源端和衬底均连接编程控制电压VSV，PMOS管P2的漏端连接PMOS管P4的源端，PMOS管P2的栅端连接PMOS管P3的漏端；NMOS管N3的漏端连接PMOS管P3的漏端，源端连接NMOS管N1的漏端，衬底接地GND；NMOS管N1的源端连接反相器M2的输出端；NMOS管N4的漏端连接PMOS管P4的漏端，源端连接NMOS管N2的漏端，衬底接地GND；NMOS管N2的源端连接NMOS管N0的漏端；NMOS管N0的漏端连接NMOS管N2的源端，源端和衬底均接地，栅端连接反相器M2的输出端；反相器M2的输出端依次连接NMOS管N1的源端和NMOS管N0的栅端。2.如权利要求1所述的用于反熔丝FPGA中的电平转换电路，其特征在于，所述PMOS管P3的栅端连接栅控制信号CFG1，衬底连接编程控制电压VSV；所述PMOS管P4的栅端连接栅控制信号CFG1，衬底连接编程控制电压VSV。3.如权利...

【专利技术属性】
技术研发人员：马金龙，赵桂林，张长胜，曹靓，蔺旭辉，杨霄垒，孙杰杰，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：