动态逐次逼近寄存器（SAR）模数转换器（ADC）（SAR-ADC）时钟延迟校准系统和方法技术方案

时间交织的SAR

【技术实现步骤摘要】
【国外来华专利技术】动态逐次逼近寄存器(SAR)模数转换器(ADC)(SAR
‑
ADC)时钟延迟校准系统和方法


[0001]本公开的技术涉及模数转换器(ADC)电路，并且更具体地，涉及接收高速串行接口上的模拟数据并且利用逐次逼近寄存器(SAR)ADC(SAR
‑
ADC)将串行数据转换成数字/二进制值。

技术介绍

[0002]集成电路(IC)中的处理器处理二进制数据的速度持续增加。待处理的二进制数据必须以足够高的速率提供给处理器，以避免处理器等待数据。视频处理器是一种处理器类型的一个示例，大量的二进制数据以高速率传输到该处理器，但是其他类型的处理器也具有类似的能力。数据通信接口以高频率周期性地发送和接收IC中的二进制数据。可以在参考时钟的每个周期中发送或接收数据，该参考时钟可以从周期性变化的数据中推导出。大型数据总线可以用于在每个时钟周期中同时并行传输大量数据，一次传输一个或多个二进制位。然而，通过数据总线传输到处理器或其它IC的每条数据对应于连接到包含IC的封装的物理电导体(例如，导线)。每条导线都连接到占据封装上的空间的物理引脚/连接器。随着IC器件变得越来越小，可用于引脚/连接器的面积也在减少。为了避免对于大量引脚/连接器的需要，IC设计者可以选择使用串行二进制接口。串行接口允许使用非常高的频率时钟在每个时钟周期中发送单条数据。
[0003]发送和接收的数据可以在导线上被表示为电信号，诸如电压电平。如果电压电平周期性地变化，则在时钟的每个周期中，可以在每个时钟周期检测新的电压电平，并将其转换成由电压表示的数据的二进制形式。因此，电压电平形式的模拟信号被模数转换器(ADC)转换成二进制数据，即IC中的处理所需的形式。与其它ADC相比，一种功耗相对很少的ADC是逐次逼近寄存器(SAR)(SAR
‑
ADC)。然而，在SAR
‑
ADC中将模拟电压转换成二进制数据的过程可能需要比串行接口所使用的高速时钟的单个时段更长的时间。这个问题可以通过采用在时间上交织的多个SAR
‑
ADC来解决，如参考图1A中的示例所解释的。
[0004]在图1A的示例中，模拟数据信号V
IN
的电压电平每个周期被采样一次。模拟数据信号V
IN
的频率对应于图1A所示的时钟CLOCK的频率。在本示例中，以时钟CLOCK的频率，SAR
‑
ADC 1(可以是如图1B所示的SAR
‑
ADC)需要五(5)个时钟周期将采样电压转换成二进制值。以该转换速率，在时钟CLOCK的周期1开始时对V
IN
的第一电压电平进行采样之后，SAR
‑
ADC 1不可用于对另一电压电平进行采样，直到基于周期1中采样的数据生成V
OUT 1时的时钟CLOCK的周期6开始。因此，SAR
‑
ADC 2用于在周期2中对V
IN
的电压电平进行采样，然后当生成V
OUT 2时在周期7中再次采样。SAR
‑
ADC 3在周期3中对V
IN
的电压电平进行采样，并且当生成V
OUT 3时在周期8中再次采样。SAR
‑
ADC 4在周期4中对V
IN
的电压电平进行采样，并且当生成V
OUT 4时在周期9中再次采样。SAR
‑
ADC 5在周期5中对V
IN
的电压电平进行采样，并且当生成V
OUT 5时在周期10中再次采样。SAR
‑
ADC 1
–
SAR
‑
ADC 5中的每个SAR
‑
ADC每隔五个周期对数据进行采样(例如，连续轮流)，并且生成对应的数字值(例如，图1A中的V
OUT1‑
V
OUT
9)。在这方
面，时间交织的SAR
‑
ADC 1
–
SAR
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ADC 5执行模数数据转换的速率比单独的SAR
‑
ADC中可能的转换速率快5倍。这种交织要求每个单独的SAR
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ADC接收与V
IN
的周期的采样点同步的相应时钟信号。为此，在IC上提供用于在对应的周期中为SAR
‑
ADC中的每个SAR
‑
ADC计时的同步时钟信号。然而，相应SAR
‑
ADC在IC上不同位置的物理布局导致相应时钟信号对相应SAR
‑
ADC具有不同的传播延迟，使得在SAR
‑
ADC处接收的相应时钟信号不再同步。

技术实现思路

[0005]本文公开的示例性方面包括动态逐次逼近寄存器(SAR)模数转换器(ADC)(SAR
‑
ADC)时钟校准系统和方法。IC上的时间交织的SAR
‑
ADC采用单独的SAR
‑
ADC以时间交织的方式在顺序的数据周期中的相应采样点处对模拟信号的电压电平进行采样。时间交织的SAR
‑
ADC将采样的电压电平转换成串行数字数据。在数据时钟周期中的采样点之外采样的时变模拟信号的电压电平可能不能准确地表示传输数据。因此，每个单独的SAR
‑
ADC必须与数据时钟周期中的相应采样点同步。为了实现同步，时钟源在相应时钟输入处向每个单独的SAR
‑
ADC提供与顺序的数据周期的(多个)采样点同步的时钟信号。时钟迹线(例如，导线)通过IC将时钟信号从时钟输入发送到分布在IC上的相应的单独的SAR
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ADC。时钟迹线长度根据相应的SAR
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ADC位置而变化，从而导致每个时钟信号具有独特的传播延迟，因此在SAR
‑
ADC处接收的时钟信号不再同步。
[0006]在校准过程中，SAR
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ADC所采用的时钟校准电路包括可变延迟时钟电路，以来进一步将每个时钟信号延迟选定的量，以将在相应SAR
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ADC处接收的时钟信号重新同步到顺序的数据时钟周期的采样点。在存在IC和环境波动(例如，电压和/或温度)的情况下，通过时钟迹线的传播延迟几乎保持恒定，但是每个可变延迟时钟电路中的选定延迟量可以改变，从而导致重新同步的信号相对于顺序的数据时钟周期的采样点而偏斜。校准过程没有动态地解决时钟信号中的偏斜，该偏斜是由IC和环境波动而引起的可变延迟中的变化所导致的。
[0007]在这点上，在本文公开的示例性方面中，经校准的SAR
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ADC检测可变延迟时钟电路中的延迟的变化。通过延迟可变延迟时钟电路中的第一时钟信号，并且将延迟时钟信号的相位与相对于第一时钟信号具有已知相移的相移时钟信号进行比较，可变延迟时钟电路的延迟变化可以被检测为相位差的指示。基于相位差，生成延迟控制信号，以通过控制可变延本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种经校准的逐次逼近寄存器(SAR)模数转换器(ADC)(SAR
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ADC)电路，包括：时钟校准电路，包括：时钟输入，被配置为接收具有第一相位和频率的第一时钟信号；以及可变延迟时钟电路，被配置为生成多个延迟时钟信号，每个延迟时钟信号基于延迟调整信号相对于所述第一时钟信号延迟相应延迟；SAR
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ADC电路，被配置为：响应于所述多个延迟时钟信号中的经校准的延迟时钟信号，对模拟数据信号的电压电平进行采样；以及生成与所述模拟数据信号的采样的电压电平相对应的数字值；以及延迟控制电路，包括：相位差检测电路，被配置为：接收所述多个延迟时钟信号中的监测的延迟时钟信号，所述监测的延迟时钟信号相对于所述第一时钟信号延迟选定延迟；接收相移时钟信号，所述相移时钟信号具有所述第一时钟信号的所述频率和不同于所述第一时钟信号的所述第一相位的第二相位；以及生成所述监测的延迟时钟信号的相位与所述相移时钟信号的所述第二相位之间的相位差的指示；以及延迟调整电路，被配置为基于来自所述相位差检测电路的所述相位差的所述指示，生成所述延迟调整信号。2.根据权利要求1所述的经校准的SAR
‑
ADC电路，其中：所述延迟控制电路被配置为生成所述延迟调整信号以控制所述监测的延迟时钟信号的所述相位与所述相移时钟信号的所述第二相位之间的所述相位差。3.根据权利要求1所述的经校准的SAR
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ADC电路，其中：所述延迟控制电路被配置为生成所述延迟调整信号来抵消所述相位差的变化，以最小化所述监测的延迟时钟信号的所述相位与所述相移时钟信号的所述第二相位之间的所述相位差。4.根据权利要求1所述的经校准的SAR
‑
ADC电路，其中：所述相移时钟信号的所述第二相位滞后于所述第一时钟信号的所述第一相位；并且所述延迟控制电路被配置为：响应于所述相位差的所述指示指示所述监测的延迟时钟信号的所述相位领先于所述相移时钟信号的所述第二相位，调整延迟控制信号以增加所述监测的延迟时钟信号相对于所述相移时钟信号的延迟；以及响应于所述相位差的所述指示指示所述监测的延迟时钟信号的所述相位滞后于所述相移时钟信号的所述第二相位，调整所述延迟控制信号以减少所述监测的延迟时钟信号相对于所述相移时钟信号的所述延迟。5.根据权利要求1所述的经校准的SAR
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ADC电路，其中，所述延迟控制电路还包括：延迟控制修改电路，被配置为：从所述相位差检测电路接收所述相位差的所述指示；以及基于超驰信号生成延迟控制信号，以控制所述延迟调整电路设置所述监测的延迟时钟
信号的所述相位与所述相移时钟信号的所述第二相位之间的所述相位差。6.根据权利要求5所述的经校准的SAR
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ADC电路，其中：所述延迟控制修改电路包括控制信号生成电路，所述控制信号生成电路被配置为基于以下各项中的至少一项来生成所述超驰信号：在超驰输入上接收的所述超驰信号；被配置为存储所述超驰信号的值的存储电路；以及来自所述相位差检测电路的所述相位差的所述指示。7.根据权利要求1所述的经校准的SAR
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ADC电路，其中：所述可变延迟时钟电路包括：串联耦合的延迟缓冲器，被配置为延迟所述第一时钟信号；以及多个抽头输出，耦合到相应延迟缓冲器的输出；以及多路复用器电路，耦合到所述可变延迟时钟电路的所述多个抽头输出，所述多路复用器电路被配置为：接收所述多个延迟时钟信号当中的可选的多个延迟时钟信号；基于选择信号，选择所述可选的多个延迟时钟信号中的一个延迟时钟信号；以及基于所述可选的多个延迟时钟信号中的选定的一个延迟时钟信号，生成所述经校准的延迟时钟信号。8.一种经校准的逐次逼近寄存器(SAR)模数转换器(ADC)(SAR
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ADC)电路中的方法，包括：在时钟校准电路中：接收具有频率和第一相位的第一时钟信号；以及生成多个延迟时钟信号，每个延迟时钟信号基于延迟调整信号相对于所述第一时钟信号延迟相应延迟；在SAR
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ADC电路中：响应于所述多个延迟时钟信号中的经校准的延迟时钟信号，对模拟数据信号上的电压电平进行采样；以及生成与采样的电压电平相对应的数字值；以及在延迟控制电路中：接收所述多个延迟时钟信号中的监测的延迟时钟信号，所述监测的延迟时钟信号相对于所述第一时钟信号延迟选定延迟；接收相移时钟信号，所述相移时钟信号具有所述第一时钟信号的所述频率以及不同于所述第一时钟信号的所述第一相位的第二相位；生成所述监测的延迟时钟信号的相位与所述相移时钟信号的所述第二相位之间的相位差的指示；以及基于所述相位差的所述指示，生成所述延迟调整信号。9.根据权利要求8所述的方法，还包括：生成所述延迟调整信号以控制所述监测的延迟时钟信号的所述相位与所述相移时钟信号的所述第二相位之间的所述相位差。10.根据权利要求8所述的方法，其中：
所述相移时钟信号的所述第二相位滞后于所述第一时钟信号的所述第一相位；并且生成所述延迟调整信号还...

【专利技术属性】
技术研发人员：H，
申请(专利权)人：微软技术许可有限责任公司，
类型：发明
国别省市：