时序错误检测电路、方法以及电子设备技术

本发明专利技术提供了一种时序错误检测电路、方法以及电子设备，该时序错误检测电路中的检测单元获取待检测芯片区域中各个待检测电路的时序检测值，并将时序检测值存储至目标存储单元中；传输结构用于将每个目标存储区域中各个目标存储单元的时序检测值进行逻辑运算，得到目标存储区域对应的目标时序检测值；目标存储区域对应的目标时序检测值用于表征待检测芯片区域整体是否发生时序错误；目标存储区域与待检测芯片区域一一对应；传输结构用于接收采集信号并确定采集信号对应的目标存储区域，还用于向目标存储字段输出目标时序检测值以及目标存储区域内各个目标存储单元的时序检测值。这样，减少了数据传输量，降低了电路功耗。降低了电路功耗。降低了电路功耗。

【技术实现步骤摘要】
时序错误检测电路、方法以及电子设备


[0001]本专利技术实施例涉及芯片检测
，尤其涉及一种时序错误检测电路、方法以及电子设备。

技术介绍

[0002]随着集成电路的不断发展，芯片的集成度越来越高，芯片的功能也越来越强大。在芯片的制作以及使用过程中，生产工艺的波动、环境电压和温度的变化、运行时的动态效应都可能导致电路的性能表现发生改变，例如发生时序错误等。
[0003]业界最常用的分析芯片时序的方法是在物理设计阶段基于静态时序分析，该静态时序分析方法属于硅前分析，存在不够准确、不够完整的缺点，并且生产过程的不确定性，最终得到的芯片与设计结果可能存在较大的差距。
[0004]现有技术中，业内往往是基于片上检测系统来检测芯片的时序，这类片上检测系统普遍存在数据传输量大、电路功耗大并且无法准确定位检测对象、检测灵活性不高的问题。

技术实现思路

[0005]本专利技术实施例提供一种时序错误检测电路、方法以及电子设备，以降低数据传输量、降低电路功耗并实现准确定位检测对象、提高检测的灵活性。
[0006]第一方面，提供了一种时序错误检测电路，所述时序错误检测电路包括检测单元以及处理单元；所述处理单元包括传输结构、多个目标存储区域以及目标存储字段；所述目标存储区域中包括多个目标存储单元；所述检测单元的输出端与所述目标存储单元的输入端连接；所述传输结构的输入端与所述目标存储单元的输出端连接；所述传输结构的输出端与所述目标存储字段连接；所述检测单元用于获取待检测芯片区域中各个待检测电路的时序检测值，并将所述时序检测值存储至所述目标存储单元中；所述时序检测值用于判断所述待检测电路是否发生时序错误；所述传输结构用于将每个目标存储区域中各个目标存储单元的时序检测值进行逻辑运算，得到所述目标存储区域对应的目标时序检测值；所述目标存储区域对应的目标时序检测值用于表征所述待检测芯片区域整体是否发生时序错误；所述目标存储区域与所述待检测芯片区域一一对应；所述传输结构用于接收采集信号并确定所述采集信号对应的目标存储区域；所述传输结构用于向所述目标存储字段输出所述目标时序检测值以及所述目标存储区域内各个所述目标存储单元的时序检测值。
[0007]可选的，所述待检测电路包括第一触发器、组合逻辑以及第二触发器；所述第一触发器的输出端与所述组合逻辑的输入端连接；所述组合逻辑的输出端与所述第二触发器的输入端连接；
所述检测单元包括第三触发器、预设延迟链以及预设逻辑运算门；所述检测单元包括第一输入端、第二输入端以及输出端；所述预设延迟链的输入端作为所述检测单元的第一输入端，与所述组合逻辑的输出端连接；所述预设延迟链的输出端与所述第三触发器的输入端连接；所述第三触发器的输出端与所述逻辑运算门的第一输入端连接；所述预设逻辑运算门的第二输入端作为所述检测单元的第二输入端，与所述第二触发器的输出端连接；所述预设逻辑运算门的输出端作为所述检测单元的输出端，与所述处理单元的输入端连接；其中，基于所述第二触发器输出第一输出值至所述预设逻辑运算门，所述第三触发器输出第二输出值至所述预设逻辑运算门；基于所述预设逻辑运算门将所述第一输出值以及所述第二输出值进行对比处理，得到所述待检测电路的时序检测值。
[0008]可选的，所述处理单元还用于：基于预设划分规则，将待检测芯片划分为多个待检测芯片区域；为各个所述待检测芯片区域分配目标存储单元，得到所述待检测芯片区域对应的目标存储区域。
[0009]可选的，所述处理单元还包括多个分区控制模块；所述目标存储单元包括第四触发器；所述分区控制模块的输入端用于接收预设时钟控制信号以及预设控制信号；每个所述分区控制模块的输出端分别与至少一个所述目标存储单元的第四触发器的时钟输入端连接；针对所述至少一个目标存储单元，所述分区控制模块用于将所述预设控制信号以及预设时钟控制信号进行逻辑运算，得到目标控制信号，并将所述目标控制信号分别发送至所述至少一个目标存储单元中的第四触发器；在所述目标控制信号为第一信号的情况下，所述第四触发器用于停用所述目标存储单元；在所述目标控制信号为第二信号的情况下，所述第四触发器用于启用所述目标存储单元。
[0010]可选的，所述目标存储单元还包括第一或逻辑运算门以及与逻辑运算门；所述第一或逻辑运算门的第一输入端与所述检测单元的输出端连接；所述第一或逻辑运算门的第二输入端与所述第四触发器的输出端连接；所述第一或逻辑运算门的输出端与所述与逻辑运算门的第一输入端连接；所述第一或逻辑运算门用于接收所述第四触发器发送的历史时序检测值以及所述检测单元发送的当前周期的时序检测值；所述第一或逻辑运算门用于将所述历史时序检测值与当前周期的所述时序检测值进行或逻辑运算，得到第一目标结果；所述第一目标结果用于锁定存在时序错误的时序检测值。
[0011]可选的，所述处理单元还包括多个清零控制模块；所述清零控制模块的输入端用于接收预设清零信号；所述清零控制模块的输出端分别与至少一个所述目标存储单元的所述与逻辑运算门的第二输入端连接；所述与逻辑运算门的输出端与所述第四触发器的输入端连接；
所述与逻辑运算门用于接收所述第一或逻辑运算门发送的所述第一目标结果以及所述清零控制模块发送的预设清零信号；所述与逻辑运算门用于将所述预设清零信号以及所述第一目标结果进行逻辑运算，得到第二目标结果，并将所述第二目标结果发送至所述第四触发器，以重置所述目标存储单元所存储的时序检测值。
[0012]可选的，所述传输结构为多个第二或逻辑运算门组成的多级树状结构；第一级的所述第二或逻辑运算门的两个输入端分别与两个所述目标存储单元的输出端连接；第二级至第m级的所述第二或逻辑运算门的两个输入端分别与上一级的两个第二或逻辑运算门的两个输出端连接；第m级的所述第二或逻辑运算门的输出端与所述目标存储字段连接；所述m为大于0的整数；所述传输结构用于通过所述多个第二或逻辑运算门对每个目标存储区域中各个目标存储单元的时序检测值进行或逻辑运算，得到所述目标存储区域对应的目标时序检测值。
[0013]可选的，所述多个目标存储区域分为多个层级；每一个层级的各个目标存储区域中的各个目标存储单元的输出端与所述传输结构的输入端连接；所述传输结构的输出端还与上一层级的目标存储区域中的目标存储单元的输入端连接；所述传输结构还用于通过所述多个第二或逻辑运算门对各个目标存储区域的目标时序检测值进行或逻辑运算，得到所述待检测芯片对应的目标时序检测值。
[0014]第二方面，提供了一种时序错误检测方法，应用于时序错误检测电路；所述时序错误检测电路包括检测单元以及处理单元；所述处理单元包括传输结构、多个目标存储区域以及目标存储字段；所述目标存储区域中包括多个目标存储单元；所述检测单元的输出端与所述目标存储单元的输入端连接；所述传输结构的输入端与所述目标存储单元的输出端连接；所述传输结构的输出端与所述目标存储字段连接；所述方法包括：通过所述检测单元获取待检测芯片区域中各个待检测电路的时序检测值，并将所述时序检测值存储至所述目标存储单元中；本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时序错误检测电路，其特征在于，所述时序错误检测电路包括检测单元以及处理单元；所述处理单元包括传输结构、多个目标存储区域以及目标存储字段；所述目标存储区域中包括多个目标存储单元；所述检测单元的输出端与所述目标存储单元的输入端连接；所述传输结构的输入端与所述目标存储单元的输出端连接；所述传输结构的输出端与所述目标存储字段连接；所述检测单元用于获取待检测芯片区域中各个待检测电路的时序检测值，并将所述时序检测值存储至所述目标存储单元中；所述时序检测值用于判断所述待检测电路是否发生时序错误；所述传输结构用于将每个目标存储区域中各个目标存储单元的时序检测值进行逻辑运算，得到所述目标存储区域对应的目标时序检测值；所述目标存储区域对应的目标时序检测值用于表征所述待检测芯片区域整体是否发生时序错误；所述目标存储区域与所述待检测芯片区域一一对应；所述传输结构用于接收采集信号并确定所述采集信号对应的目标存储区域；所述传输结构用于向所述目标存储字段输出所述目标时序检测值以及所述目标存储区域内各个所述目标存储单元的时序检测值。2.根据权利要求1所述的时序错误检测电路，其特征在于，所述待检测电路包括第一触发器、组合逻辑以及第二触发器；所述第一触发器的输出端与所述组合逻辑的输入端连接；所述组合逻辑的输出端与所述第二触发器的输入端连接；所述检测单元包括第三触发器、预设延迟链以及预设逻辑运算门；所述检测单元包括第一输入端、第二输入端以及输出端；所述预设延迟链的输入端作为所述检测单元的第一输入端，与所述组合逻辑的输出端连接；所述预设延迟链的输出端与所述第三触发器的输入端连接；所述第三触发器的输出端与所述逻辑运算门的第一输入端连接；所述预设逻辑运算门的第二输入端作为所述检测单元的第二输入端，与所述第二触发器的输出端连接；所述预设逻辑运算门的输出端作为所述检测单元的输出端，与所述处理单元的输入端连接；其中，基于所述第二触发器输出第一输出值至所述预设逻辑运算门，所述第三触发器输出第二输出值至所述预设逻辑运算门；基于所述预设逻辑运算门将所述第一输出值以及所述第二输出值进行对比处理，得到所述待检测电路的时序检测值。3.根据权利要求1所述的时序错误检测电路，其特征在于，所述处理单元还用于：基于预设划分规则，将待检测芯片划分为多个待检测芯片区域；为各个所述待检测芯片区域分配目标存储单元，得到所述待检测芯片区域对应的目标存储区域。4.根据权利要求1所述的时序错误检测电路，其特征在于，所述处理单元还包括多个分区控制模块；所述目标存储单元包括第四触发器；所述分区控制模块的输入端用于接收预设时钟控制信号以及预设控制信号；每个所述分区控制模块的输出端分别与至少一个所述目标存储单元的第四触发器的时钟输入端连接；针对所述至少一个目标存储单元，所述分区控制模块用于将所述预设控制信号以及预设时钟控制信号进行逻辑运算，得到目标控制信号，并将所述目标控制信号分别发送至所
述至少一个目标存储单元中的第四触发器；在所述目标控制信号为第一信号的情况下，所述第四触发器用于停用所述目标存储单元；在所述目标控制信号为第二信号的情况下，所述第四触发器用于启用所述目标存储单元。5.根据权利要求4所述的时序错误检测电路，其特征在于，所述目标存储单元还包括第一或逻辑运算门以及与逻辑运算门；所述第一或逻辑运算门的第一输入端与所述检测单元的输出端连接；所述第一或逻辑运算门的第二输入端与所述第四触发器的输出端...

【专利技术属性】
技术研发人员：赵天伟，杨梁，
申请(专利权)人：龙芯中科技术股份有限公司，
类型：发明
国别省市：