一种提升PCIEGEN5连接器组装可靠性的结构制造技术

本实用新型专利技术提供一种提升PCIE GEN5连接器组装可靠性的结构，属于连接器可靠性技术领域，包括PCB板和SMD连接器主体；SMD连接器主体上部设置有插接孔或插接针；SMD连接器主体下部设置有焊接管脚，焊接管脚与插接孔或插接针连通；PCB板上设置有焊盘，焊盘与焊接管脚大小、位置及数量均对应；焊盘上设置有焊垫，焊垫尺寸小于焊盘尺寸；焊盘、焊垫及焊接管脚之间设置有焊锡层。本实用新型专利技术通过在焊盘上设置焊垫，增加了与焊接管脚的接触面积，避免组装拔插的应力导致的锡裂，同时通过限位柱对焊接管脚与焊盘和焊垫之间焊锡层高度进行限制，避免相邻的焊接管脚的焊接层锡膏互连发生短路，提升SMD连接器整体可靠性。升SMD连接器整体可靠性。升SMD连接器整体可靠性。

【技术实现步骤摘要】
一种提升PCIE GEN5连接器组装可靠性的结构


[0001]本技术属于连接器
，具体涉及一种提升PCIE GEN5连接器组装可靠性的结构。

技术介绍

[0002]随着Intel的Stream Platform平台推出升级，第四代PCIE连接器PCIE GEN4传输需求进化至PCIE GEN5，以满足整体IT市场的需求。为对接此技术需求，板卡信号完整性也面向更高层次的调整。
[0003]为了提升整个板卡信号表现，应对推出的PCIE GEN5需求，传统DIP封装连接器的使用，会产生过孔贯穿效应，从而影响信号完整性，导致损失，为了降低此种损耗，通常采用SMD封装连接器以降低信号损失，进而提高系统整体信号完整性余度。然而选用SMD封装连接器虽然提升了信号完整性，但由于SMD类型的连接器是使用PCB板及连接器上的金属焊盘，通过锡膏焊接后相连接，对于尺寸较大的连接器，如DIMM连接器和PCIE连接器常受到组装人员插拔动作，相对传统DIP封装连接器容易产生诸如锡裂的可靠性风险。
[0004]此为现有技术的不足，因此，针对现有技术中的上述缺陷，提供一种提升PCIE GEN5连接器组装可靠性的结构，是非常有必要的。

技术实现思路

[0005]针对现有技术的上述SMD封装的连接器虽然提升信号完整性，但相对于DIP封装连接器增加了诸如锡裂的可靠性风险的缺陷，本技术提供一种提升PCIE GEN5连接器组装可靠性的结构，以解决上述技术问题。
[0006]本技术提供一种提升PCIE GEN5连接器组装可靠性的结构，包括PCB板和SMD连接器主体；
[0007]SMD连接器主体上部设置有插接孔或插接针；
[0008]SMD连接器主体下部设置有焊接管脚，焊接管脚与插接孔或插接针连通；
[0009]PCB板上设置有焊盘，焊盘与焊接管脚大小、位置及数量均对应；
[0010]焊盘上设置有焊垫，焊垫尺寸小于焊盘尺寸；
[0011]焊盘、焊垫及焊接管脚之间设置有焊锡层。通过在焊盘上增设焊垫增加焊接管脚与PCB板的接触面积，从而避免组装拔插的应力导致的锡裂，提升SMD连接器可靠性。
[0012]进一步地，PCB板上还设置有至少两根限位柱；
[0013]限位柱设置于SMD连接器主体底部与PCB板之间位置，且两根限位柱分别设置在焊盘两侧。通过限位柱限制焊接管脚与焊盘和焊垫之间焊锡层高度，避免相邻焊接管脚的焊锡层互连造成短路。
[0014]进一步地，限位柱采用铜柱。限位柱采用电镀铜工艺制成。
[0015]进一步地，限位柱高度大于焊盘高度、焊垫高度以及焊接管脚高度的和，且限位柱高度与三者和的差值小于设定阈值。限位柱的高度可通过厂商提供的焊盘尺寸、焊垫尺寸
计算所需锡膏体积，再根据锡膏体积计算出相邻焊锡层不互连的焊锡层高度，即为对应限位柱的高度。
[0016]进一步地，焊垫的形状与焊盘形状相同。
[0017]进一步地，焊垫设置在焊盘中心位置。
[0018]进一步地，焊盘与焊垫采用相同材质，均采用铜材质，并在铜材质外侧设置有锡镀层。
[0019]本技术的有益效果在于：
[0020]本技术提供的提升PCIE GEN5连接器组装可靠性的结构，通过在焊盘上设置焊垫增加了与焊接管脚的接触面积，避免组装拔插的应力导致的锡裂，同时通过限位柱对焊接管脚与焊盘和焊垫之间焊锡层高度进行限制，避免相邻的焊接管脚的焊接层锡膏互连发生短路，提升SMD连接器整体可靠性。
[0021]此外，本技术设计原理可靠，结构简单，具有非常广泛的应用前景。
[0022]由此可见，本技术与现有技术相比，具有实质性特点和进步，其实施的有益效果也是显而易见的。
附图说明
[0023]为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0024]图1是本技术提升PCIE GEN5连接器组装可靠性的结构实施例1的结构示意图。
[0025]图2是本技术提升PCIE GEN5连接器组装可靠性的结构实施例2的结构示意图。
[0026]图3是本技术提升PCIE GEN5连接器组装可靠性的结构实施例3的结构示意图。
[0027]图4是本技术提升PCIE GEN5连接器组装可靠性的结构实施例3的结构示意图。
[0028]图中，1
‑
PCB板；2
‑
SMD连接器主体；3
‑
插接孔；4
‑
插接针；5
‑
焊接管脚；6
‑
焊盘；7
‑
焊垫；8
‑
焊锡层；9
‑
限位柱。
具体实施方式
[0029]为了使本
的人员更好地理解本技术中的技术方案，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本技术保护的范围。
[0030]实施例1：
[0031]如图1所示，本技术提供一种提升PCIE GEN5连接器组装可靠性的结构，包括PCB板1和SMD连接器主体2；
[0032]SMD连接器主体2上部设置有插接孔3；
[0033]SMD连接器主体2下部设置有焊接管脚5，焊接管脚5与插接孔3连通；
[0034]PCB板1上设置有焊盘6，焊盘6与焊接管脚5大小、位置及数量均对应；
[0035]焊盘6上设置有焊垫7，焊垫7尺寸小于焊盘尺寸；
[0036]焊盘6、焊垫7及焊接管脚5之间设置有焊锡层8。
[0037]本技术通过在焊盘6上设置焊垫7增加了与焊接管脚5的接触面积，避免组装拔插的应力导致的锡裂，提升SMD连接器整体可靠性。
[0038]实施例2：
[0039]如图2所示，本技术提供一种提升PCIE GEN5连接器组装可靠性的结构，包括PCB板1和SMD连接器主体2；
[0040]SMD连接器主体2上部设置有插接针4；
[0041]SMD连接器主体2下部设置有焊接管脚5，焊接管脚5与插接针4连通；
[0042]PCB板1上设置有焊盘6，焊盘6与焊接管脚5大小、位置及数量均对应；
[0043]焊盘6上设置有焊垫7，焊垫7尺寸小于焊盘尺寸；
[0044]焊盘6、焊垫7及焊接管脚5之间设置有焊锡层8。
[0045]本技术通过在焊盘6上设置焊垫7增加了与焊接管脚5的接触面积，避免组装拔插的应力导致的锡裂，提升SMD本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种提升PCIE GEN5连接器组装可靠性的结构，其特征在于，包括PCB板和SMD连接器主体；SMD连接器主体上部设置有插接孔或插接针；SMD连接器主体下部设置有焊接管脚，焊接管脚与插接孔或插接针连通；PCB板上设置有焊盘，焊盘与焊接管脚大小、位置及数量均对应；焊盘上设置有焊垫，焊垫尺寸小于焊盘尺寸；焊盘、焊垫及焊接管脚之间设置有焊锡层。2.如权利要求1所述的提升PCIE GEN5连接器组装可靠性的结构，其特征在于，PCB板上还设置有至少两根限位柱；限位柱设置于SMD连接器主体底部与PCB板之间位置，且两根限位柱分别设置在焊盘两侧。3.如权利要求2所述的提升PCIE GEN5连接...

【专利技术属性】
技术研发人员：王伟勋，
申请(专利权)人：苏州浪潮智能科技有限公司，
类型：新型
国别省市：