一种像素结构及显示面板制造技术

本发明专利技术公开了一种像素结构及显示面板。像素结构包括多个像素单元、多个数据线及扫描线，多个像素单元呈阵列式排布，每个像素单元对应一个数据线；像素单元包括主像素区和次像素区；扫描线位于主像素区与次像素区之间；数据线包括第一数据线部分、第二数据线部分和第三数据线部分，第一数据线部分位于像素单元的主像素区上，第二数据线部分位于像素单元的次像素区上，第三数据线部分位于该像素单元的相邻像素单元的次像素区上，第二数据线部分与第三数据线部分并联。本发明专利技术中，并联方式使数据线的整体电阻变小，减小数据线的RC loading，增加了像素单元的充电率，从而缓解了数据线的电阻使传输的波形信号产生延迟，导致显示串扰的问题。的问题。的问题。

【技术实现步骤摘要】
一种像素结构及显示面板


[0001]本专利技术涉及显示
，尤其涉及一种像素结构及显示面板。

技术介绍

[0002]1G1D3Tpulse架构(一扫描线一数据线三晶体薄膜管架构)在液晶显示面板中应用非常广泛。常规的1G1D3Tpulse架构的显示面板中，每个像素上都设置了一个用于控制像素显示亮度的数据线。
[0003]由于数据线存在电阻，会导致其传输的波形信号产生延迟，导致显示串扰的问题。

技术实现思路

[0004]基于上述现有技术中的不足，本专利技术的目的是提供一种像素结构及显示面板，可以缓解显示串扰的问题。
[0005]为实现上述目的，本专利技术首先提供一种像素结构，包括多个像素单元、多个数据线及扫描线，多个像素单元呈阵列式排布，每个像素单元对应一个数据线；
[0006]像素单元包括主像素区和次像素区；
[0007]扫描线位于主像素区与次像素区之间；
[0008]数据线包括第一数据线部分、第二数据线部分和第三数据线部分，第一数据线部分位于像素单元的主像素区上，第二数据线部分位于像素单元的次像素区上，第三数据线部分位于该像素单元的相邻像素单元的次像素区上，第二数据线部分与第三数据线部分并联。
[0009]可选地，第二数据线部分的宽度与第三数据线部分的宽度之和，小于或等于第一数据线部分的宽度。
[0010]可选地，第二数据线部分与第三数据线部分关于第一对称轴对称，第一对称轴为该像素单元与相邻像素单元之间的对称轴。
[0011]可选地，还包括共享放电棒，相邻像素单元对应的数据线的第二数据线部分与该像素单元对应的第三数据线部分，关于共享放电棒对称。
[0012]可选地，共享放电棒位于像素单元的对称轴线上。
[0013]可选地，第二数据线部分位于次像素区的开口区上，第三数据线部分位于相邻像素单元的次像素区的开口区上。
[0014]可选地，第一数据线部分位于主像素区的开口区上。
[0015]可选地，第二数据线部分或/和第三数据线部分的走线长度大于第一数据线部分的走线长度。
[0016]可选地，还包括短路检测模块，数据线所在的金属层与短路检测模块电性连接。
[0017]本专利技术同时提供一种显示面板，包括基板和上述的像素结构，像素结构设置在基板上。
[0018]与现有技术相比，本专利技术的有益效果包括：提供一种像素结构，包括多个像素单
元、多个数据线及扫描线，多个像素单元呈阵列式排布，每个像素单元对应一个数据线；像素单元包括主像素区和次像素区；扫描线位于主像素区与次像素区之间；数据线包括第一数据线部分、第二数据线部分和第三数据线部分，第一数据线部分位于像素单元的主像素区上，第二数据线部分位于像素单元的次像素区上，第三数据线部分位于该像素单元的相邻像素单元的次像素区上，第二数据线部分与第三数据线部分并联。因第二数据线部分与第三数据线部分并联，所以数据线的整体电阻变小，减小了数据线的RC loading(电阻电容负载)，增加了像素单元的充电率，从而缓解了数据线的电阻使传输的波形信号产生延迟，导致显示串扰的问题。
附图说明
[0019]为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0020]图1是本专利技术实施例像素结构的俯视图；
[0021]图2是本专利技术实施例数据线的走线示意图；
[0022]图3是本专利技术实施例像素结构的开口区示意图；
[0023]图4是本专利技术实施例1G1D3Tpulse架构的电路图。
具体实施方式
[0024]以下各实施例的说明是参考附加的图示，用以例示本专利技术可用以实施的特定实施例。在本专利技术的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本专利技术的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
[0025]在本专利技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本专利技术中的具体含义。
[0026]本专利技术实施例提供一种像素结构，如图1和图2所示，包括多个像素单元1、多个数据线2及扫描线3，多个像素单元1呈阵列式排布，每个像素单元1对应一个数据线2；
[0027]像素单元1包括主像素区11和次像素区12；
[0028]扫描线3位于主像素区11与次像素区12之间；
[0029]数据线2包括第一数据线部分21、第二数据线部分22和第三数据线部分23，第一数
据线部分21位于像素单元的主像素区11上，第二数据线部分22位于像素单元的次像素区12上，第三数据线部分23位于该像素单元的相邻像素单元的次像素区12上，第二数据线部分22与第三数据线部分23并联。
[0030]本实施例采样上述的像素结构，因第二数据线部分22与第三数据线部分23并联，所以数据线2的整体电阻变小，减小了数据线2的RC loading(电阻电容负载)，增加了像素单元的充电率，从而缓解了数据线的电阻使传输的波形信号产生延迟，导致显示串扰的问题。
[0031]同时，由于相邻两个数据线2的信号电性是相反的，因此第三数据线部分23与相邻像素单元上的第二数据线部分22在相邻像素单元上的之间的距离相对减小，可以加强相邻数据线2之间的电容耦合效应的被抵消作用，即数据线2之间的间距越小，电容耦合效应被抵消作用越强。
[0032]一种实施例中，第二数据线部分22的宽度与第三数据线部分23的宽度均小于第一数据线部分21；优选地，第二数据线部分22的宽度与第三数据线部分23的宽度之和，等于或略小于第一数据线部分21的宽度。这样可以不用以增加数据线2宽度的方式来实现降低电阻的目的，在保证数据线2整体电阻值减小的情况下，还能进一步减少数据线2的面积，减少数据线2所在金属层的遮光影响，降低数据线2走线对像本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种像素结构，其特征在于，包括多个像素单元、多个数据线及扫描线，所述多个像素单元呈阵列式排布，每个所述像素单元对应一个所述数据线；所述像素单元包括主像素区和次像素区；所述扫描线位于所述主像素区与所述次像素区之间；所述数据线包括第一数据线部分、第二数据线部分和第三数据线部分，所述第一数据线部分位于所述像素单元的主像素区上，所述第二数据线部分位于所述像素单元的次像素区上，所述第三数据线部分位于所述像素单元的相邻像素单元的次像素区上，所述第二数据线部分与所述第三数据线部分并联。2.根据权利要求1所述的像素结构，其特征在于，所述第二数据线部分的宽度与所述第三数据线部分的宽度之和，小于或等于第一数据线部分的宽度。3.根据权利要求1所述的像素结构，其特征在于，所述第二数据线部分与所述第三数据线部分关于所述第一对称轴对称，所述第一对称轴为所述像素单元与所述相邻像素单元之间的对称轴。4.根据权利要求1所述的像素结构，其特征在于，还...

【专利技术属性】
技术研发人员：谭瑞发，王添鸿，姚晓慧，
申请(专利权)人：深圳市华星光电半导体显示技术有限公司，
类型：发明
国别省市：