一种基于嵌入式多核CPU和高速FPGA的卫星基带信号处理系统技术方案

本发明专利技术提出了一种基于嵌入式多核CPU和高速FPGA的卫星基带信号处理系统，设置了多核PowerPC计算机架构的CPU协议处理模块和进行FPGA高速卫星基带信号处理的高速基带处理FPGA模块，利用多核PowerPC处理器强大的运算、控制能力，丰富的对外接口，集合高速的FPGA信号采集回访系统，在提供高性能嵌入式计算机信息处理功能的同时，还具备对高速的基带信号的采集处理和回放的能力。采集处理和回放的能力。采集处理和回放的能力。

【技术实现步骤摘要】
一种基于嵌入式多核CPU和高速FPGA的卫星基带信号处理系统


[0001]本专利技术属于计算机信息处理
，具体地说，涉及一种基于嵌入式多核CPU和高速FPGA的卫星基带信号处理系统。

技术介绍

[0002]在卫星基带信号处理系统进行信息处理的过程中，需要接收来自外部的中频基带信号进行基带算法处理，并将处理后的数据输出到嵌入式多核PowerPC计算机。经过嵌入式PowerPC计算机的高速协议解析处理后，输出到路由基带设备。实现用户链路空口调制/解调、编解码、VCM/ACM自适应和多用户接入管理等功能。在需要高性能要求的场合，除了需要基带处理FPGA具备较强的运算能力和控制能力外，常常还要求嵌入式PowerPC计算机具备高速数据传输能力，可以高速从外部设备获取需要处理的数据信息，并在快速完成数据的处理后，通过高速数据传输通道，将信息发送到目标设备。
[0003]传统的卫星基带信号处理系统的CPU通常采用专用的异构架构处理器，利用EDAC总线接口进行板间数据传输，其缺点在于处理器性能受限，无法满足高性能的处理要求；同时总线接口带宽具有一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于嵌入式多核CPU和高速FPGA的卫星基带信号处理系统，其特征在于，包括CPU协议处理模块和高速基带处理FPGA模块、VPX连接器和J30J连接器；所述CPU协议处理模块包括多核的CPU中央处理单元、管控FPGA单元、CPU RS422接收单元、CPU RS422发送单元和第一Buffer单元；所述高速基带处理FPGA模块包括FPGA刷新芯片、基带处理FPGA单元、ADC采集单元、DAC回放单元、FPGA RS422接收单元、FPGA RS422发送单元、第二Buffer单元和第三Buffer单元；所述FPGA刷新芯片、ADC采集单元、DAC回放单元、FPGA RS422接收单元和FPGA RS422发送单元都分别与基带处理FPGA单元连接；所述基带处理FPGA单元通过第三Buffer单元、FPGA RS422接收单元和FPGA RS422发送单元与所述J30J连接器连接；所述基带处理FPGA单元通过所述FPGA刷新芯片与所述CPU协议处理模块的管控FPGA单元连接，并通过管控FPGA单元与所述CPU中央处理单元连接；所述基带处理FPGA单元和VPX连接器分别通过设置在两者间的第一SRIO链路单元、业务波束通道进行数据信号通信连接；基带处理FPGA单元通过第二Buffer单元与VPX连接器进行PPSTTL接口和AGC控制CMOS接口之间的数据信号通信连接；所述CPU中央处理单元与所述基带处理FPGA单元之间还设置有PCIE链路单元；所述CPU中央处理单元与所述基带处理FPGA单元通过PCIE链路单元连接，且还通过UART串口、GPIO接口和外部中断接口进行数据信号传输连接；所述CPU中央处理单元与VPX连接器通过设置在两者间的UART串口、第二SRIO链路单元、MDIO接口和SGMII接口进行数据信号通信连接；所述CPU中央处理单元还与VPX连接器通过第一Buffer单元、FPGA RS422接收单元和FPGA RS422发送单元进行数据通信连接。2.如权利要求1所述的一种基于嵌入式多核CPU和高速FPGA的卫星基带信号处理系统，其特征在于，所述ADC采集单元包括相互连接的前置调理电路和ADC采集芯片；所述前置调理电路包括接口J7、电容C229、芯片U39、电容C240、电容C226、电阻R417、电阻R414、电阻R413、电阻R416、电阻R420、电阻R418、电阻R411、电阻R421、电阻R419、电容C243、电容C219、电容C214、电容C228；所述芯片U39的型号为BAL
‑
0006SMG；所述接口J7与电容C229连接后搭接在所述芯片U39的输入端；所述电阻R411接地后搭接在所述接口J7和电容C229之间；所述电容C240、电阻R417、电阻R416、电阻R420依次连接，且所述电容C240的输入端与所述芯片U39的第一输出端连接，所述...

【专利技术属性】
技术研发人员：杨若飞，高潇毅，张栋钦，
申请(专利权)人：成都能通科技股份有限公司，
类型：发明
国别省市：