时钟延时测试方法及时钟延时测试系统技术方案

本发明专利技术提供了一种时钟延时测试方法，包括例化锁相环单元和触发器单元，以所述锁相环单元发送第一时钟和第二时钟，使所述第一时钟沿全局时钟树传输并经过互联单元传输到所述触发器单元的数据端，使所述第二时钟沿全局时钟树传输到所述触发器单元的采样端，计算所述第一时钟在所述全局时钟树传输的第一延时和所述第二时钟在全局时钟树传输的第二延时，调整所述第二时钟的相移，以使所述第二时钟滞后所述第一时钟，直至所述触发器单元的输出发生跳变，并获取所述第二时钟滞后所述第一时钟的滞后时间，根据所述第一延时、所述第二延时和所述滞后时间计算时钟区域间延迟时钟，简化了测试组网，降低了成本。本发明专利技术还提供了一种时钟延时测试系统。延时测试系统。延时测试系统。

【技术实现步骤摘要】
时钟延时测试方法及时钟延时测试系统


[0001]本专利技术涉及FPGA
，尤其涉及一种时钟延时测试方法及时钟延时测试系统。

技术介绍

[0002]现场可编程门阵列(Field Programmable Gate Array，FPGA)器件的时钟信号源一般来自于外部，通常在实际使用中使用晶体振荡器或者外部时钟源产生时钟信号。随着FPGA器件规模增大，器件内部也会有对时钟信号进行倍频或者分频的专用时钟管理模块，如锁相环(Phase Locked Loop，PLL)。但是由于FPGA器件内部使用的时钟信号往往不是供给单个寄存器使用，实际应用中，成百上千甚至更多的寄存器很可能公用一个时钟源，那么从时钟源到不同寄存器间的延时也可能存在较大偏差(通常称为时钟网络延时)。时钟信号的不确定性会造成电路的竞争与冒险，导致时序错误，最终导致数字电路的误码产生。因此FPGA器件内部会设计“全局时钟走线”的时钟信号专用走线，对于FPGA内部的高扇出控制信号，或者时钟信号，EDA软件会自动识别此类信号，将其默认连接到“全局时钟网络”上，并可以根据实际走线产生时钟延时报告。
[0003]随着FPGA规模的增大，时钟树的设计不仅包括全局时钟，还有时钟区域。一般的FPGA时钟信号会默认走全局时钟网络和局部时钟网络，因此各种走线规则路径的时延固定，不牵扯到走线时延的详细计算。但是如果时钟在不同时钟区域间通过可编程互联单元(Routing Switch Block，RSB)连接时，产生的时钟区域间延迟无法确定。
[0004]现有测试中需要用到示波器等精密的时域测试仪器，成本较高，且测试方式复杂，易出现测试误差。
[0005]因此，有必要提供一种新型的时钟延时测试方法及时钟延时测试系统以解决现有技术中存在的上述问题。

技术实现思路

[0006]本专利技术的目的在于提供一种时钟延时测试方法及时钟延时测试系统，降低测试误差和成本。
[0007]为实现上述目的，本专利技术的所述时钟延时测试方法，包括：
[0008]在FPGA的两个时钟区域分别例化锁相环单元和触发器单元；
[0009]以所述锁相环单元发送第一时钟和第二时钟，使所述第一时钟沿全局时钟树传输并经过互联单元传输到所述触发器单元的数据端，使所述第二时钟沿全局时钟树传输到所述触发器单元的采样端；
[0010]计算所述第一时钟在所述全局时钟树传输的第一延时和所述第二时钟在全局时钟树传输的第二延时；
[0011]调整所述第二时钟的相移，以使所述第二时钟滞后所述第一时钟，直至所述触发器单元的输出发生跳变，并获取所述第二时钟滞后所述第一时钟的滞后时间；
[0012]根据所述第一延时、所述第二延时和所述滞后时间计算时钟区域间延迟时钟。
[0013]所述时钟延时测试方法的有益效果在于：在FPGA的两个时钟区域分别例化锁相环单元和触发器单元，利用FPGA内部资源构建锁相环单元和触发器单元，对时钟延时进行测试，降低了搭建复杂测试环境可能带来的系统误差，且简化了测试组网，不需要使用高性能测试仪器，降低了测试成本，简化输入输出条件，使待测参数作为生产管控参数，避免因后续生产工序导致良率下降。
[0014]可选地，所述第一时钟和所述第二时钟的频率相同。
[0015]可选地，所述第一延时包括第一子延时和第二子延时，所述根据所述第一延时、所述第二延时和所述滞后时间计算时钟区域间延迟时钟，包括：
[0016]将所述滞后时间与所述第二延时相加，然后减去所述第一子延时和所述第二子延时，以得到所述时钟区域间延迟时钟。
[0017]可选地，所述在FPGA的两个时钟区域分别例化锁相环单元和触发器单元，包括：
[0018]在所述时钟区域距离所述全局时钟树最近的位置例化所述触发器单元。
[0019]可选地，所述计算所述第一时钟在所述全局时钟树传输的第一延时和所述第二时钟在全局时钟树传输的第二延时，包括：
[0020]通过电子设计自动化软件计算所述第一时钟在所述全局时钟树传输的第一延时和所述第二时钟在全局时钟树传输的第二延时。
[0021]可选地，所述调整所述第二时钟的相移，包括：
[0022]以所述锁相环单元的最小相移精度调整所述第二时钟的相移。
[0023]可选地，所述时钟延时测试方法还包括：例化一个时钟输入端，通过所述时钟输入端向所述锁相环单元输入参考时钟。
[0024]可选地，所述时钟延时测试方法还包括：通过全局时钟树的输入端口向所述锁相环单元输入参考时钟。
[0025]本专利技术还提供了一种时钟延时测试系统，所述时钟延时测试系统包括构建单元、第一计算单元、调整单元和第二计算单元，所述构建单元用于在FPGA的两个时钟区域分别例化锁相环单元和触发器单元，以所述锁相环单元发送第一时钟和第二时钟，使所述第一时钟沿全局时钟树传输并经过互联单元传输到所述触发器单元的数据端，使所述第二时钟沿全局时钟树传输到所述触发器单元的采样端，所述第一计算单元用于计算所述第一时钟在所述全局时钟树传输的第一延时和所述第二时钟在全局时钟树传输的第二延时，所述调整单元用于调整所述第二时钟的相移，以使所述第二时钟滞后所述第一时钟，直至所述触发器单元的输出发生跳变，并获取所述第二时钟滞后所述第一时钟的滞后时间，所述第二计算单元用于根据所述第一延时、所述第二延时和所述滞后时间计算时钟区域间延迟时钟。
[0026]所述时钟延时测试系统的有益效果在于：所述构建单元用于在FPGA的两个时钟区域分别例化锁相环单元和触发器单元，利用FPGA内部资源构建锁相环单元和触发器单元，对时钟延时进行测试，降低了搭建复杂测试环境可能带来的系统误差，且简化了测试组网，不需要使用高性能测试仪器，降低了测试成本，简化输入输出条件，使待测参数作为生产管控参数，避免因后续生产工序导致良率下降。
[0027]可选地，所述第一计算单元用于通过电子设计自动化软件计算所述第一时钟在所
述全局时钟树传输的第一延时和所述第二时钟在全局时钟树传输的第二延时，所述第一延时包括第一子延时和第二子延时。
[0028]可选地，所述第二计算单元用于将所述滞后时间与所述第二延时相加，然后减去所述第一子延时和所述第二子延时，以得到所述时钟区域间延迟时钟。
[0029]可选地，所述调整单元用于以所述锁相环单元的最小相移精度调整所述第二时钟的相移。
附图说明
[0030]图1为现有技术中测试时钟区域间延迟时钟的结构示意图；
[0031]图2为本专利技术时钟延时测试方法的流程图；
[0032]图3为本专利技术时钟延时测试系统的结构框图；
[0033]图4为本专利技术测试时钟区域间延迟时钟的结构示意图；
[0034]图5为本专利技术的时序图。
具体实施方式
[0035]为使本专利技术的目的、技术方案和优点更加清楚，下面将结合本专利技术的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟延时测试方法，其特征在于，包括：在FPGA的两个时钟区域分别例化锁相环单元和触发器单元；以所述锁相环单元发送第一时钟和第二时钟，使所述第一时钟沿全局时钟树传输并经过互联单元传输到所述触发器单元的数据端，使所述第二时钟沿全局时钟树传输到所述触发器单元的采样端；计算所述第一时钟在所述全局时钟树传输的第一延时和所述第二时钟在全局时钟树传输的第二延时；调整所述第二时钟的相移，以使所述第二时钟滞后所述第一时钟，直至所述触发器单元的输出发生跳变，并获取所述第二时钟滞后所述第一时钟的滞后时间；根据所述第一延时、所述第二延时和所述滞后时间计算时钟区域间延迟时钟。2.根据权利要求1所述的时钟延时测试方法，其特征在于，所述第一时钟和所述第二时钟的频率相同。3.根据权利要求1所述的时钟延时测试方法，其特征在于，所述第一延时包括第一子延时和第二子延时，所述根据所述第一延时、所述第二延时和所述滞后时间计算时钟区域间延迟时钟，包括：将所述滞后时间与所述第二延时相加，然后减去所述第一子延时和所述第二子延时，以得到所述时钟区域间延迟时钟。4.根据权利要求1所述的时钟延时测试方法，其特征在于，所述在FPGA的两个时钟区域分别例化锁相环单元和触发器单元，包括：在所述时钟区域距离所述全局时钟树最近的位置例化所述触发器单元。5.根据权利要求1所述的时钟延时测试方法，其特征在于，所述计算所述第一时钟在所述全局时钟树传输的第一延时和所述第二时钟在全局时钟树传输的第二延时，包括：通过电子设计自动化软件计算所述第一时钟在所述全局时钟树传输的第一延时和所述第二时钟在全局时钟树传输的第二延时。6.根据权利要求1所述的时钟延时测试方法，其特征在于，所述调整所述第二时钟的相移，包括：以所述锁相环单元的最小相移精度调整所述第二时钟的相移。7.根据权利要求1所述的...

【专利技术属性】
技术研发人员：黄海鑫，翟文婷，胡贡平，
申请(专利权)人：上海安路信息科技股份有限公司，
类型：发明
国别省市：