一种应用于P_FLASH型FPGA的配置控制电路制造技术

本发明专利技术公开一种应用于P_FLASH型FPGA的配置控制电路，属于可编程逻辑器件领域，包括字线电路、位线电路、数据读取电路和数据对比校验电路；字线电路中每根字线栅端水平连接P_FLASH存储阵列中对应的每一行P_FLASH配置单元的栅端；位线电路中每根位线漏端连接对应的每一列P_FLASH配置单元的漏端，每根位线源端连接对应的每一列FLASH配置单元的源端；数据读取电路包括指定个数的数据读取通道，每一个数据读取通道对应相应位的位线通道，能够将配置数据从P_FLASH配置单元的漏端读取出来；数据对比校验电路将编程数据和从P_FLASH配置单元上读取的配置数据进行异或对比校验。本发明专利技术可以实现P_FLASH存储阵列单元擦除、编程、校验等功能，在各配置指令集和操作电压下，对P_FLASH型FPGA各配置阶段操作。FLASH型FPGA各配置阶段操作。FLASH型FPGA各配置阶段操作。

【技术实现步骤摘要】
一种应用于P_FLASH型FPGA的配置控制电路


[0001]本专利技术涉及可编程逻辑器件
，特别涉及一种应用于P_FLASH型FPGA的配置控制电路。

技术介绍

[0002]FPGA(Field Programmable Gate Array，现场可编程门阵列)，根据内部可编程配置单元来区分；当前主流FPGA电路主要有SRAM型、反熔丝型和FLASH型FPGA三种类型。
[0003]FLASH型FPGA内部可配置单元为FLASH开关，基于FLASH架构的FPGA可实现多次擦除、编程和校验等操作，且电路掉电后配置信息具有非易失性，系统上电时不需要外部配置存储器进行配置数据加载，具有上电启动速度快、保密安全性高等特点，广泛应用于航天军工、工业控制等众多领域。
[0004]根据P型FLASH单元操作机理对FPGA中FLASH存储单元进行配置操作，需要设计相对应的配置控制电路。

技术实现思路

[0005]本专利技术的目的在于提供一种应用于P_FLASH型FPGA的配置控制电路，以实现对FPGA中FLASH存储配置单元进行配置操作。
[0006]为解决上述技术问题，本专利技术提供了一种应用于P_FLASH型FPGA的配置控制电路，用于对由P_FLASH配置单元组成的P_FLASH存储阵列进行擦除、编程、数据读取校验和过擦除，其特征在于，所述配置控制电路包括字线电路、位线电路、数据读取电路和数据对比校验电路；其中，所述字线电路中每根字线栅端水平连接所述P_FLASH存储阵列中对应的每一行P_FLASH配置单元的栅端；所述位线电路中每根位线漏端连接对应的每一列P_FLASH配置单元的漏端，每根位线源端连接对应的每一列FLASH配置单元的源端；所述数据读取电路包括指定个数的数据读取通道，每一个数据读取通道对应相应位的位线通道，能够将配置数据从P_FLASH配置单元的漏端读取出来；所述数据对比校验电路将编程数据和从P_FLASH配置单元上读取的配置数据进行异或对比校验。
[0007]可选的，所述字线电路包括89个水平字线通道，每个字线通道中有32根字线，每一根字线对应的字线电路是相同的结构；所述字线电路包括NMOS管N0~N9、PMOS管P0~P10；NMOS管N0的漏端、NMOS管N2的漏端、NMOS管N8的漏端均连接字线栅端WL；NMOS管N5的源端、NMOS管N7的源端、NMOS管N9的源端均连接LV1信号；NMOS管N0的源端连接NMOS管N1的漏端；NMOS管N1的源端连接地GND；NMOS管N2的源端连接NMOS管N3的漏端；NMOS管N3的源端连接NMOS管N4的漏端；NMOS管N4的源端连接NMOS管N5的漏端；NMOS管N8的源端连接NMOS管N6的漏端、NMOS管N9漏端；NMOS管N6的源
端连接NMOS管N7的漏端；PMOS管P0、PMOS管P2、PMOS管P6、PMOS管P9的源端均连接VS_WL信号；PMOS管P1的漏端、PMOS管P5的漏端都连接字线栅端WL；PMOS管P0的漏端连接PMOS管P1的源端；PMOS管P2的漏端连接P3管的源端；PMOS管P3的漏端连接PMOS管P4的源端；PMOS管P4的漏端连接PMOS管P5的源端；PMOS管P6的漏端连接PMOS管P7的源端；PMOS管P7的漏端连接PMOS管P8的源端；PMOS管P9的漏端连接PMOS管P10的源端；PMOS管P8的漏端、PMOS管P10的漏端连接PMOS管P5的源端；NMOS管N0的栅端连接A1信号，NMOS管N1的栅端连接A2信号，NMOS管N2的栅端连接A2N信号，NMOS管N3的栅端连接A1信号，NMOS管N4的栅端连接OEN信号，NMOS管N5的栅端连接A3信号，NMOS管N6的栅端连接A3N信号，NMOS管N7的栅端连接A2N信号，NMOS管N8的栅端连接A1N信号，NMOS管N9的栅端连接OEP信号；PMOS管P0的栅端连接A2N信号，PMOS管P1的栅端连接A1信号，PMOS管P2的删端连接OEP信号，PMOS管P3的栅端连接A3N信号，PMOS管P4的栅端连接A1N信号，PMOS管P5的栅端连接A2信号，PMOS管P6的栅端连接A1N信号，PMOS管P7的栅端连接A3N信号，PMOS管P8的栅端连接OEN信号，PMOS管P9的栅端连接A1N信号，PMOS管P10的栅端连接A3信号。
[0008]可选的，所述位线电路包括10个竖直的位线通道，每个位线通道中有83根位线，每一根位线对应的位线电路是相同的结构；所述位线电路包括NMOS管N10~N19、PMOS管P11~P14；NMOS管N10的源端、NMOS管N13的源端均连接地GND；NMOS管N10的漏端、NMOS管N12的漏端连接NMOS管N11的源端；NMOS管N12的源端连接LV2信号；NMOS管N11的漏端、NMOS管N13的漏端连接位线漏端BL；PMOS管P11的源端连接VS_BL信号，漏端连接位线漏端BL；NMOS管N10的栅端连接A4信号；NMOS管N11的栅端连接PRG信号；NMOS管N12的栅端连接A4N信号；NMOS管N13的栅端连接A5信号；PMOS管P11的栅端连接ERA信号；NMOS管N14的栅端连接A7N信号；NMOS管N15的栅端连接A6信号；NMOS管N16的栅端连接PRG信号；NMOS管N17的栅端连接A4信号；NMOS管N18的栅端连接A4N信号；NMOS管N19的栅端连接A8信号；PMOS管P12的栅端连接A6信号；PMOS管P13的栅端连接A7信号；PMOS管P14的栅端连接ERA信号。
[0009]可选的，所述数据读取电路包括83个数据读取通道，每一个数据读取电路的结构是相同的；所述数据读取电路包括NMOS管N20~N25、PMOS管P15~P17和三个反相器电路；NMOS管N24的源端连接地GND，漏端连接NMOS管N23的源端；NMOS管N23的漏端连接NMOS管N22的源端；NMOS管N22的漏端连接NMOS管N21的源端；NMOS管N21的漏端连接NMOS管N20的源端；NMOS管N20的漏端连接PMOS管P15的漏端；PMOS管P15的源端、PMOS管P16的源端和PMOS管P17的源端均连接电源VCCA，PMOS管P15的栅端和PMOS管P16的栅端相连并连接到NMOS管N20的漏端；PMOS管P16的漏端和PMOS管P17的漏端均连接NMOS管N25的漏端，并连接第一个反相器输入端；NMOS管N24的栅端和NMOS管N22的栅端均连接VS_BL信号；NMOS管N23的栅端连接READ_EN信号；NMOS管N21的栅端连接电源VCCA；NMOS管N20的栅端和NMOS管N25的栅端均连接READ_CTRL信号；NMOS管N25的源端连接位线源端SL；PMOS管P17的栅端连接program_en信号。
[0010]可选的，所述数据对比校验电路包括NMOS管N26和N27、PMOS管P18和三个传输门电路；NMOS管N27的源端接qn信号，漏端连接PMOS管P18的漏端和NM本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种应用于P_FLASH型FPGA的配置控制电路，用于对由P_FLASH配置单元组成的P_FLASH存储阵列进行擦除、编程、数据读取校验和过擦除，其特征在于，所述配置控制电路包括字线电路、位线电路、数据读取电路和数据对比校验电路；其中，所述字线电路中每根字线栅端水平连接所述P_FLASH存储阵列中对应的每一行P_FLASH配置单元的栅端；所述位线电路中每根位线漏端连接对应的每一列P_FLASH配置单元的漏端，每根位线源端连接对应的每一列FLASH配置单元的源端；所述数据读取电路包括指定个数的数据读取通道，每一个数据读取通道对应相应位的位线通道，能够将配置数据从P_FLASH配置单元的漏端读取出来；所述数据对比校验电路将编程数据和从P_FLASH配置单元上读取的配置数据进行异或对比校验。2.如权利要求1所述的应用于P_FLASH型FPGA的配置控制电路，其特征在于，所述字线电路包括89个水平字线通道，每个字线通道中有32根字线，每一根字线对应的字线电路是相同的结构；所述字线电路包括NMOS管N0~N9、PMOS管P0~P10；NMOS管N0的漏端、NMOS管N2的漏端、NMOS管N8的漏端均连接字线栅端WL；NMOS管N5的源端、NMOS管N7的源端、NMOS管N9的源端均连接LV1信号；NMOS管N0的源端连接NMOS管N1的漏端；NMOS管N1的源端连接地GND；NMOS管N2的源端连接NMOS管N3的漏端；NMOS管N3的源端连接NMOS管N4的漏端；NMOS管N4的源端连接NMOS管N5的漏端；NMOS管N8的源端连接NMOS管N6的漏端、NMOS管N9漏端；NMOS管N6的源端连接NMOS管N7的漏端；PMOS管P0、PMOS管P2、PMOS管P6、PMOS管P9的源端均连接VS_WL信号；PMOS管P1的漏端、PMOS管P5的漏端都连接字线栅端WL；PMOS管P0的漏端连接PMOS管P1的源端；PMOS管P2的漏端连接P3管的源端；PMOS管P3的漏端连接PMOS管P4的源端；PMOS管P4的漏端连接PMOS管P5的源端；PMOS管P6的漏端连接PMOS管P7的源端；PMOS管P7的漏端连接PMOS管P8的源端；PMOS管P9的漏端连接PMOS管P10的源端；PMOS管P8的漏端、PMOS管P10的漏端连接PMOS管P5的源端；NMOS管N0的栅端连接A1信号，NMOS管N1的栅端连接A2信号，NMOS管N2的栅端连接A2N信号，NMOS管N3的栅端连接A1信号，NMOS管N4的栅端连接OEN信号，NMOS管N5的栅端连接A3信号，NMOS管N6的栅端连接A3N信号，NMOS管N7的栅端连接A2N信号，NMOS管N8的栅端连接A1N信号，NMOS管N9的栅端连接OEP信号；PMOS管P0的栅端连接A2N信号，PMOS管P1的栅端连接A1信号，PMOS管P2的删端连接OEP信号，PMOS管P3的栅端连接A3N信号，PMOS管P4的栅端连接A1N信号，PMOS管P5的栅端连接A2信号，PMOS管P6的栅端连接A1N信号，PMOS管P7的栅端连接A3N信号，PMOS管P8的栅端连接OEN信号，PMOS管P9的栅端连接A1N信号，PMOS管P10的栅端连接A3信号。3.如权利要求2所述的应用于P_FLASH型FPGA的配置控制电路，其特征在于，所述位线电路包括10个竖直的位线通道，每个位线通道中有83根位线，每一根位线对应的位线电路是相同的结构；所述位线电路包括NMOS管N10~N19、PMOS管P11~P14；NMOS管N10的源端、NMOS管N13的源端均连接地GND；NMOS管N10的漏端、NMOS管N12的漏端连接NMOS管N11的源端；NMOS管N12的
源端连接LV2信号；NMOS管N11的漏端、NMOS管N13的漏端连接位线漏端BL；PMOS管P11的源端连接VS_BL信号，漏端连接位线漏端BL；NMOS管N10的栅端连接A4信号；NMOS管N11的栅端连接PRG信号；NMOS管N12的栅端连接A4N信号；NMOS管N13的栅端连接A5信号；PMOS管P11的栅端连...

【专利技术属性】
技术研发人员：蔺旭辉，马金龙，曹振吉，曹杨，曹常锐，代志双，张长胜，曹靓，赵桂林，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：