半导体结构及其形成方法技术

一种半导体结构及其形成方法，形成方法包括：提供衬底，器件区的衬底上形成有分立的沟道结构，电源轨道区的衬底中形成有电源轨道线，衬底上形成有横跨沟道结构的栅极结构，栅极结构两侧的沟道结构中形成有源漏掺杂区，栅极结构侧部的衬底和电源轨道线上形成有层间介质层；形成贯穿位于部分电源轨道线上的层间介质层的导电通孔，暴露出电源轨道线；在导电通孔中填充保护层；形成贯穿源漏掺杂区顶部的层间介质层的互连槽，互连槽的侧壁暴露出保护层；形成位于导电通孔中的导电插塞以及位于互连槽中的源漏互连层，源漏互连层与导电插塞的侧壁相接触。本发明专利技术实施例有利于增大形成导电通孔和互连槽的工艺窗口。通孔和互连槽的工艺窗口。通孔和互连槽的工艺窗口。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]逻辑芯片由标准单元组成。标准单元的大小取决于金属节距、标准单元高度、多晶硅节距以及是单扩散隔断(SDB)还是双扩散隔断(DDB)。多年来芯片微缩是由金属节距(MP)和多晶硅节距(PP)缩放驱动的，但MP缩放面临光刻工艺极限和电阻增大的挑战。并且由于器件问题，多晶硅节距缩放已经放缓。设计工艺协同优化(DTCO)的引入，使得压缩标准单元高度成为了主要的缩放选项。随着单元高度的逐渐缩小，每个单元的单个器件的鳍数量也逐渐减少，这也将导致驱动电流减小。
[0003]标准单元的电源轨道(Vdd和Vss)的宽度通常会加权到MP的数值里面去。电源轨为芯片的不同组件提供电源，并且一般由后段(Back End of Line，BEOL)工艺中金属层提供。但是，电源轨道会占据较多的空间。
[0004]为了满足持续不断的逻辑芯片微缩的需要，在金属间距非常紧密时，为了优化电源供电能力，目前一种方法是将电源轨向下移动到Si基底中形成埋入式电源轨(Buried Power Rails，BPR)。
[0005]埋入式电源轨结构中，将电源轨埋入衬底中，深入浅沟槽隔离(STI)模块，从而有利于释放互连的布线资源。而且，埋入式电源轨为采用节距微缩而增加BEOL电阻的技术提供了较低的电阻局部电流分布。此外，埋入式电源轨还有利于减少VDD、VSS、字线和位线的栅格状分布所受到布线拥塞和电阻退化的影响，提高写入裕度和读取速度。
[0006]在具有埋入式电源轨结构的器件中，通常还需要利用导电插塞将埋入式电源轨道连接出去。但是，目前形成用于电连接埋入式电源轨道的导电插塞(Via-BPR)具有较大的挑战。

技术实现思路

[0007]本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，有利于增大形成导电通孔和互连槽的工艺窗口，相应增大形成用于电连接埋入式电源轨道的导电插塞(Via-BPR)的工艺窗口。
[0008]为解决上述问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供衬底，包括器件区和电源轨道区，所述器件区的衬底上形成有分立的沟道结构，所述电源轨道区的衬底中形成有电源轨道线，所述电源轨道线的延伸方向与沟道结构的延伸方向相平行，所述衬底上形成有横跨所述沟道结构的栅极结构，所述栅极结构两侧的沟道结构中形成有源漏掺杂区，所述栅极结构侧部的衬底和电源轨道线上形成有覆盖源漏掺杂区的层间介质层；形成贯穿位于部分所述电源轨道线上的层间介质层的导电通孔，暴露出所述电源轨道线；在所述导电通孔中填充保护层；形成贯穿所述源漏掺杂区顶部的层间介质层的互连槽，沿所述栅极结构的延伸方向，所述互连槽的侧壁暴露出所述保护层；形成位于所述导
电通孔中且与所述电源轨道线相接触的导电插塞，以及位于所述互连槽中且与所述源漏掺杂区相接触的源漏互连层，所述源漏互连层与所述导电插塞的侧壁相接触。
[0009]相应的，本专利技术实施例还提供一种半导体结构，包括：衬底，包括器件区和电源轨道区；沟道结构，分立于所述器件区的衬底上；电源轨道线，位于所述电源轨道区的衬底中，所述电源轨道线的延伸方向与沟道结构的延伸方向相平行；栅极结构，位于所述衬底上且横跨所述沟道结构；源漏掺杂区，位于所述栅极结构两侧的沟道结构中；层间介质层，位于所述栅极结构侧部的衬底上且覆盖所述源漏掺杂区；导电通孔，贯穿位于部分所述电源轨道线上的层间介质层且暴露出电源轨道线；保护层，填充于所述导电通孔中；互连槽，贯穿所述源漏掺杂区顶部的层间介质层，沿所述栅极结构的延伸方向，所述互连槽的侧壁暴露出所述保护层。
[0010]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0011]本专利技术实施例提供的半导体结构的形成方法中，先形成导电通孔，并在所述导电通孔中填充保护层，之后再形成互连槽；因此，本专利技术实施例在形成导电通孔的步骤中，光刻和刻蚀工艺在平坦的顶部表面进行，有利于增大形成导电通孔的工艺窗口；通过在所述导电通孔中填充保护层，能够为形成互连槽的制程提供平坦的表面，从而有利于降低形成互连槽的光刻和刻蚀工艺的难度、增大形成互连槽的工艺窗口，与先形成互连槽后形成导电通孔的方案相比，本专利技术实施例还有利于避免出现填充于互连槽中的填充层在不同图案密集度区域的顶面高度差异过大，而导致导电通孔的刻蚀速率和刻蚀时间差异较大的问题，相应有利于提高所述导电通孔的开口尺寸以及剖面形貌的一致性，而且，所述保护层还能够在形成互连槽的过程中对电源轨道线和导电通孔起到保护的作用，从而有利于对导电通孔的开口尺寸和剖面形貌进行精确控制、降低电源轨道线受损的几率；综上，本专利技术实施例有利于增大形成所述导电通孔和互连槽的工艺窗口，相应提高所述导电通孔的关键尺寸和剖面形貌一致性、增大形成用于电连接埋入式电源轨道的导电插塞(Via-BPR)的工艺窗口，进而提高了导电插塞的形成质量，优化了半导体结构的性能。
附图说明
[0012]图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
[0013]图6至图7是另一种半导体结构的形成方法中各步骤对应的结构示意图；
[0014]图8至图24是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
[0015]由
技术介绍
可知，目前形成用于连接埋入式电源轨道的导电插塞(Via-BPR)具有较大的挑战。
[0016]现结合一种半导体结构的形成方法分析形成导电插塞(Via-BPR)具有较大挑战的原因。图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图。
[0017]参考图1和图2，图1为俯视图，图2是图1沿aa方向的剖视图，提供衬底(图未示)，包括器件区10a和电源轨道区10b，所述器件区10a的衬底上形成有分立的沟道结构1，所述电源轨道区10b的衬底中形成有电源轨道线2，所述电源轨道线2的延伸方向与所述沟道结构1
的延伸方向相平行，所述沟道结构1露出的衬底上形成有覆盖电源轨道线2的隔离层3，所述隔离层3的顶面低于沟道结构1的顶面，所述隔离层3上形成有横跨所述沟道结构1的栅极结构4，所述栅极结构4两侧的沟道结构1中形成有源漏掺杂区5，所述栅极结构4侧部的隔离层3上形成有覆盖所述源漏掺杂区5的层间介质层6。
[0018]参考图3，形成贯穿部分电源轨道线2上方的层间介质层6的初始导电通孔7、以及贯穿所述源漏掺杂区5上方的互连槽8，沿所述栅极结构4的延伸方向，所述互连槽8和初始导电通孔7相连通。
[0019]参考图4，刻蚀所述初始导电通孔7下方的隔离层3，使所述初始导电通孔7形成暴露出电源轨道线2的导电通孔9。
[0020]刻蚀所述初始导电通孔7下方的隔离层3的步骤包括：形成填充于所述初始导电通孔7和互连槽8的填充层(图未示)，所述填充层还覆盖于所述层间介质层6和栅极结构4上；刻蚀位于所述初始导电通孔7中的填充层和所述初始导电通孔7下方的隔离本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供衬底，包括器件区和电源轨道区，所述器件区的衬底上形成有分立的沟道结构，所述电源轨道区的衬底中形成有电源轨道线，所述电源轨道线的延伸方向与沟道结构的延伸方向相平行，所述衬底上形成有横跨所述沟道结构的栅极结构，所述栅极结构两侧的沟道结构中形成有源漏掺杂区，所述栅极结构侧部的衬底和电源轨道线上形成有覆盖源漏掺杂区的层间介质层；形成贯穿位于部分所述电源轨道线上的层间介质层的导电通孔，暴露出所述电源轨道线；在所述导电通孔中填充保护层；形成贯穿所述源漏掺杂区顶部的层间介质层的互连槽，沿所述栅极结构的延伸方向，所述互连槽的侧壁暴露出所述保护层；形成位于所述导电通孔中且与所述电源轨道线相接触的导电插塞，以及位于所述互连槽中且与所述源漏掺杂区相接触的源漏互连层，所述源漏互连层与所述导电插塞的侧壁相接触。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述互连槽之后，形成所述导电插塞和源漏互连层之前，去除所述保护层，暴露出所述导电通孔；形成所述导电插塞的步骤包括：在所述导电通孔中填充导电材料，形成位于所述导电通孔中的所述导电插塞。3.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述导电通孔后，形成所述保护层之前，所述半导体结构的形成方法还包括：在所述导电通孔的底部和侧壁形成衬垫层；形成所述互连槽的步骤中，所述互连槽还贯穿位于所述保护层侧壁的部分所述衬垫层；去除所述保护层后，形成所述导电插塞和源漏互连层之前，所述半导体结构的形成方法还包括：去除位于所述导电通孔底部的衬垫层，暴露出所述电源轨道线的顶面。4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述衬垫层的材料为介质材料。5.如权利要求3所述的半导体结构的形成方法，其特征在于，所述衬垫层的厚度为2nm至5nm。6.如权利要求3所述的半导体结构的形成方法，其特征在于，去除位于所述导电通孔底部的所述衬垫层的工艺包括湿法刻蚀工艺或各向异性的干法刻蚀工艺。7.如权利要求2所述的半导体结构的形成方法，其特征在于，所述保护层的材料为金属材料；所述金属材料包括W、Co、Ru、Ti、TiN、Ta、TaN和Ni中的一种或几种。8.如权利要求2所述的半导体结构的形成方法，其特征在于，去除所述保护层的步骤中，暴露出所述导电通孔，所述导电通孔与所述互连槽相连通；形成所述导电插塞和源漏互连层的步骤包括：在同一步骤中对所述导电通孔和互连槽填充导电材料，形成位于所述导电通孔中的所述导电插塞、以及位于所述互连槽中的所述源漏互连层。
9.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述互连槽的步骤包括：在所述层间介质层上形成金属硬掩膜层，所述金属硬掩膜层中形成有位于所述源漏掺杂区上方的掩膜开口；以所述金属硬掩膜层为掩膜，刻蚀所述掩膜开口下方的层间介质层；所述半导体结构的形成方法还包括：在去除所述保护层的步骤中，去除所述金属硬掩膜层。10.如权利要求9所述的半导体结构的形成方法，其特征在于，去除所述保护层和金属硬掩膜层的工艺包括湿法刻蚀工艺；所述湿法刻蚀工艺的刻蚀溶液包括浓硫酸和双氧水的混合溶液。11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述浓硫酸的溶液温度为50℃至20...

【专利技术属性】
技术研发人员：呼翔，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：