【技术实现步骤摘要】
一种基于JESD204B协议的加解扰方法
[0001]本专利技术属于数据传输接口领域，尤其涉及一种基于JESD204B协议的加解扰方法。
技术介绍
[0002]JESD204B是一种基于高速SERDES(串并收发单元)的ADC/DAC(转换器)数据传输接口，随着近年来信息技术的飞速发展和集成电路产业的进步，数据的吞吐量也越来越大。传统接口支持的极限速率无法满足转换器与其互联芯片间的带宽要求。JESD204B协议使用CML(电流模式逻辑)驱动器，单通道速率可达12.5Gbps。在多芯片同步、特殊控制字符监测上，成为了主流接口协议选择。广泛应用于无线电收发、软件无线电、医疗成像系统、雷达和安全通信等领域。
[0003]JESD204B协议中包括可选的加解扰模块，加解扰器位于协议的链路层，发送端数据在经过可选的加扰模块后进行同步字符插入、替换操作。加扰可以避免信号频谱中的尖峰，即避免出现长0长1或周期性信号。频谱尖峰会在较敏感的应用引起电磁兼容和干扰，混叠后还可能造成直流偏移影响数据传输。而接收端则要相应的进行解扰，恢复得...
【技术保护点】
【技术特征摘要】
1.一种基于JESD204B协议的加解扰方法，其特征在于，包括：步骤1：以大端模式排列的输入数据，按Byte反序排列所述输入数据，然后按bit位反序排列；以小端模式排列的输入数据，将所述输入数据按bit位反序排列；步骤2：将反序后的输入数据每个bit位的值做加扰运算，输出加扰运算结果；步骤3：将所述加扰运算结果作为解扰运算的输入数据，然后做解扰运算；步骤4：将解扰运算结果中所有bit位的值按最高有效位到最低有效位排列，输出数据。2.如权利要求1所述的基于JESD204B协议的加解扰方法，其特征在于，步骤2中所述加扰运算包括：对反序后的输入数据位宽小于15bit的部分，第一移位寄存器的bit[i+1]和bit[i]异或计算，异或计算结果分别与步骤2所述反序后的输入数据对应的bit[j]做第一部分异或计算；所述第一部分异或计算结果bit[k,k<15]在下一个时钟周期从第一移位寄存器的最高有效位依次按异或计算顺序移入至第一移位寄存器，所述第一移位寄存器当前每个bit位的值依次向最低有效位移动一位，当前最低有效位位的值移出第一移位寄存器，移入第一移位寄存器的bit位反序后作为加扰输出结果输出；所述bit[i]为第一移位寄存器第i个bit位对应的值，所述bit[j]为反序后的输入数据第j个bit位对应的值，所述bit[k]为第一部分异或计算结果第k 个bit位对应的值，所述异或计算时i等于j，且从最小值依次向最大值异或计算。3.如权利要求1所述的基于JESD204B协议的加解扰方法，其特征在于，步骤2中所述加扰运算包括：对输入数据的第15bit位，所述第一移位寄存器bit[i,i＝14]和所述第一部分异或计算结果bit[k，k＝0]做异或计算，异或计算结果与步骤2所述反序后的输入数据对应的bit[j,j＝14]做第二部分异或计算；所述第二部分异或计算结果bit[k,k＝15]和第一部分异或计算结果bit[k,k<15]在下一个时钟周期从第一移位寄存器的最高有效位依次按异或计算顺序移入至第一移位寄存器，所述第一移位寄存器当前每个bit位的值依次向最低有效位移动一位，当前最低有效位位的值移出第一移位寄存器，移入第一移位寄存器的bit位反序后作为加扰输出结果输出。4.如权利要求1所述的基于JESD204B协议的加解扰方法，其特征在于，步骤2中所述加扰运算包括：对输入数据位宽大于15bit的部分，bit[k]和bit[k+1]异或计算，异或计算结果分别与步骤2所述反序后的输入数据对应的bit[j]做第三部分异或计算；所述第三部分异或计算结果bit[k,k>15]和第二部分异或计算结果bit[k,k＝15]以及第一部分的异或计算结果bit[k,k<15]在下一个时钟周期从第一移位寄存器的最高有效位依次按异或计算顺序移入至第一移位寄存器，所述第一移位寄存器当前每个bit位的值依次向最低有效位移动一位,当前最低有效位位的值移出第一移位寄存器，移入第一移位寄存器的bit位反序后作为加扰输出结果输出；所述bit[k]初始计算值为k＝1，所述异或计算时,由j的最小值依次向最大值异或计算。
5.如权利...
【专利技术属性】
技术研发人员：何睿华，彭祥吉，
申请(专利权)人：深圳市紫光同创电子有限公司，
类型：发明
国别省市：
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