一种PCIe接口对接装置制造方法及图纸

本发明专利技术提供了一种PCIe接口对接装置，包括电路载板，电路载板上集成设置有插槽一，以及与插槽一连接的插槽二；电路载板上还集成设置有用于为插槽一和插槽二提供同源时钟的时钟模块，时钟模块包括时钟分路芯片、以及为时钟分路芯片提供差分时钟的晶体振荡器，时钟分路芯片分别连接插槽一和插槽二。本发明专利技术所述的一种PCIe接口对接装置通过在电路载板上集成有插槽一和插槽二，插槽一与插槽二连接，当接口形式为金手指的PCIe板卡配置为RC设备使用时，实现上述板卡与EP板卡的对接，保证板卡的正常使用。使用。使用。

【技术实现步骤摘要】
一种PCIe接口对接装置


[0001]本专利技术属于计算机
，尤其是涉及一种PCIe接口对接装置。

技术介绍

[0002]PCI
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Express(peripheral component interconnect express)是一种高速串行计算机扩展总线标准，简称PCIe，是由英特尔在2001年提出的，旨在替代旧的PCI，PCI
‑
X和AGP总线标准。
[0003]很多支持PCIe接口的CPU、DSP、FPGA等器件的板卡，PCIe接口被固定为金手指，也就是板卡只能作为EP设备使用，然而有些CPU、DSP、FPGA等器件他们本身的PCIe接口其实是可以例化或者配置为RC模式的，仅仅是因为物理接口形式为金手指，所以这些板卡无法作为RC设备使用；
[0004]市面上有一种PCIe跳线可以将两个EP设备的金手指连接起来，跳线内部会把高速数据收发信号交叉连接，一定程度上实现了把上述EP设备转变成RC使用的问题；但是由于EP设备的复位信号PERST#和参考时钟REFCLK+/
‑
都为输入，尤其是参考时钟，无法把输入切换为输出，这样就无法实现PCIe协议推荐的时钟连接方式，在使用过程中就会存在较大的局限性，影响使用效果；因此，本专利申请设计了一种PCIe接口对接装置。

技术实现思路

[0005]有鉴于此，本专利技术旨在提出一种PCIe接口对接装置，以解决接口形式为金手指接口的RC设备无法与同为金手指接口的EP设备稳定对接的问题。r/>[0006]为达到上述目的，本专利技术的技术方案是这样实现的：
[0007]一种PCIe接口对接装置，包括电路载板，电路载板上集成设置有插槽一，以及与插槽一连接的插槽二；
[0008]电路载板上还集成设置有用于为插槽一和插槽二提供同源时钟的时钟模块。
[0009]进一步的，插槽一的HSIP0、HSIP1、HSIP2、HSIP3、HSIP4、HSIP5、HSIP6、HSIP7、HSIP8、HSIP9、HSIP10、HSIP11、HSIP12、HSIP13、HSIP14、HSIP15针脚均通过电容分别连接插槽二的HSOP0、HS0P1、HS0P2、HS0P3、HS0P4、HS0P5、HS0P6、HS0P7、HS0P8、HS0P9、HS0P10、HS0P11、HS0P12、HS0P13、HS0P14、HS0P15针脚；
[0010]插槽一的HSIN0、HSIN1、HSIN2、HSIN3、HSIN4、HSIN5、HSIN6、HSIN7、HSIN8、HSIN9、HSIN10、HSIN11、HSIN12、HSIN13、HSIN14、HSIN15针脚均通过电容分别连接插槽二的HSON0、HS0N1、HS0N2、HS0N3、HS0N4、HS0N5、HS0N6、HS0N7、HS0N8、HS0N9、HS0N10、HS0N11、HS0N12、HS0N13、HS0N14、HS0N15针脚；
[0011]插槽二的HSIP0、HSIP1、HSIP2、HSIP3、HSIP4、HSIP5、HSIP6、HSIP7、HSIP8、HSIP9、HSIP10、HSIP11、HSIP12、HSIP13、HSIP14、HSIP15针脚均通过电容分别连接插槽一的HSOP0、HS0P1、HS0P2、HS0P3、HS0P4、HS0P5、HS0P6、HS0P7、HS0P8、HS0P9、HS0P10、HS0P11、HS0P12、HS0P13、HS0P14、HS0P15针脚；
[0012]插槽二的HSIN0、HSIN1、HSIN2、HSIN3、HSIN4、HSIN5、HSIN6、HSIN7、HSIN8、HSIN9、HSIN10、HSIN11、HSIN12、HSIN13、HSIN14、HSIN15针脚均通过电容分别连接插槽一的HSON0、HS0N1、HS0N2、HS0N3、HS0N4、HS0N5、HS0N6、HS0N7、HS0N8、HS0N9、HS0N10、HS0N11、HS0N12、HS0N13、HS0N14、HS0N15针脚。
[0013]进一步的，插槽一的PERST#针脚依次通过电阻R349、电阻R358连接插槽二的PERST#针脚。
[0014]进一步的，时钟模块包括时钟分路芯片、以及为时钟分路芯片提供差分时钟信号的晶体振荡器，时钟分路芯片分别连接插槽一和插槽二。
[0015]进一步的，时钟分路芯片包括8T49N004A
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000NLGI芯片，该芯片的Q0管脚依次通过电阻R45、电容C27连接插槽一的REFCLK+针脚，该芯片的NQ0针脚依次通过R46针脚、电容C28连接插槽一的REFCLK
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针脚，该芯片的Q1管脚依次通过电阻R50、电容C29连接插槽二的REFCLK+针脚，该芯片的NQ1针脚依次通过R51针脚、电容C30连接插槽二的REFCLK
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针脚。
[0016]进一步的，电路载板上还集成有用于为插槽一和插槽二提供电能的电源模块。
[0017]相对于现有技术，本专利技术所述的一种PCIe接口对接装置具有以下有益效果：
[0018](1)本专利技术所述的一种PCIe接口对接装置通过在电路载板上集成有插槽一和插槽二，插槽一与插槽二连接，当接口形式为金手指的PCIe板卡配置为RC设备使用时，实现上述板卡与EP板卡的对接，保证板卡的正常使用；
[0019](2)本专利技术所述的一种PCIe接口对接装置解决了使用PCIe跳线连接时，配置为RC的板卡，时钟信号无法传输给EP板卡，无法实现同源时钟的问题，通过采用时钟分路芯片将两路同源时钟分别连接两组插槽，即可实现为RC板卡和EP板卡提供同源时钟；
[0020](3)本专利技术所述的一种PCIe接口对接装置结构简单，安全可靠，制作成本较低，实际使用效果较好，可进行大量推广。
附图说明
[0021]构成本专利技术的一部分的附图用来提供对本专利技术的进一步理解，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：
[0022]图1为本专利技术实施例所述的一种PCIe接口对接装置电路图；
[0023]图2为本专利技术实施例所述的插槽一和插槽二电路图；
[0024]图3为本专利技术实施例所述的时钟模块电路图；
[0025]图4为本专利技术实施例所述的电源模块电路图。
具体实施方式
[0026]需要说明的是，在不冲突的情况下，本专利技术中的实施例及实施例中的特征可以相互组合。
[0027]在本专利技术的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种PCIe接口对接装置，其特征在于：包括电路载板，电路载板上集成设置有插槽一，以及与插槽一连接的插槽二；电路载板上还集成设置有用于为插槽一和插槽二提供同源时钟的时钟模块。2.根据权利要求1所述的一种PCIe接口对接装置，其特征在于：插槽一的HSIP0、HSIP1、HSIP2、HSIP3、HSIP4、HSIP5、HSIP6、HSIP7、HSIP8、HSIP9、HSIP10、HSIP11、HSIP12、HSIP13、HSIP14、HSIP15针脚均通过电容分别连接插槽二的HSOP0、HS0P1、HS0P2、HS0P3、HS0P4、HS0P5、HS0P6、HS0P7、HS0P8、HS0P9、HS0P10、HS0P11、HS0P12、HS0P13、HS0P14、HS0P15针脚；插槽一的HSIN0、HSIN1、HSIN2、HSIN3、HSIN4、HSIN5、HSIN6、HSIN7、HSIN8、HSIN9、HSIN10、HSIN11、HSIN12、HSIN13、HSIN14、HSIN15针脚均通过电容分别连接插槽二的HSON0、HS0N1、HS0N2、HS0N3、HS0N4、HS0N5、HS0N6、HS0N7、HS0N8、HS0N9、HS0N10、HS0N11、HS0N12、HS0N13、HS0N14、HS0N15针脚；插槽二的HSIP0、HSIP1、HSIP2、HSIP3、HSIP4、HSIP5、HSIP6、HSIP7、HSIP8、HSIP9、HSIP10、HSIP11、HSIP12、HSIP13、HSIP14、HSIP15针脚均通过电容分别连接插槽一的HSOP0、HS0P1、HS0P2、HS0P3、HS0P4、HS0P5、HS0P6、HS0P7、HS0P8、HS0P9、HS0P...

【专利技术属性】
技术研发人员：朱珂，王永胜，王盼，刘长江，吴佳骏，
申请(专利权)人：井芯微电子技术天津有限公司，
类型：发明
国别省市：