低功率时钟门电路制造技术

描述了一种时钟门电路(CGC)，当时钟被门控时，它优化了CGC的动态功率。CGC通过提供更低的时钟引脚电容，并且还通过提供时钟引脚驱动器尺寸缩小机会，帮助了时钟网络的动态功率降低。当降低输入时钟引脚上的负载时，降低了切换功率，因此也降低了动态功率。另外，通过使驱动CGC时钟引脚的时钟缓冲器的尺寸缩小，也降低了时钟网络的动态功率。降低了时钟网络的动态功率。降低了时钟网络的动态功率。

【技术实现步骤摘要】
【国外来华专利技术】低功率时钟门电路
[0001]优先权要求
[0002]本申请要求2019年8月30日递交的标题为“LOW POWER CLOCK GATE CIRCUIT”的美国专利申请16/557,860号的优先权，该美国专利申请被通过引用完全并入以用于所有目的。

技术介绍

[0003]诸如片上系统(system
‑
on
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chip，SoC)之类的处理器使用时钟门控单元(Clock Gating Cell，CGC)来最小化空闲(待机)或低功率状态中的动态功率。CGC单元通过防止时钟传播到下游时钟分发网络和顺序阶段来降低处理器的动态功率。时钟门控单元本身在抑制输出时钟的过程中会消耗功率。这种功率增加了处理器的总功率消耗。
附图说明
[0004]通过以下给出的详细描述并且通过本公开的各种实施例的附图，将更充分理解本公开的实施例，然而详细描述和附图不应当被理解为将本公开限制到特定实施例，而只是用于说明和理解的。
[0005]图1A图示了时钟门单元(CGC)。
[0006]图1B图示了图1A的CGC的定时图。本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种装置，包括：第一传输门，用于接收输入信号，其中所述第一传输门能由时钟和时钟的互补版本来控制；存储器电路，包括耦合成环的第一反相器和第二反相器，其中所述存储器电路耦合到所述第一传输门，其中所述第二反相器至少能由所述时钟的互补版本来控制；第二传输门，其耦合到所述第一反相器并且接收所述时钟的互补版本，其中所述第二传输门能由所述第一反相器的输出来控制；保持器器件，其耦合到所述第二传输门，其中所述保持器器件能由所述第一反相器的输出来控制；以及第三反相器，其耦合到所述保持器器件和所述第二传输门，其中所述第三反相器的输出控制所述第二反相器。2.如权利要求1所述的装置，包括：与所述第三反相器相耦合的第四反相器。3.如权利要求2所述的装置，包括：与所述第四反相器相耦合的第五反相器。4.如权利要求1所述的装置，其中，所述保持器器件包括p型器件。5.如权利要求1所述的装置，其中，所述保持器器件耦合到电力供应轨。6.如权利要求1所述的装置，包括：或非门，用于生成所述输入信号。7.如权利要求1所述的装置，包括：与所述第三反相器相耦合的与非门，其中所述与非门接收复位信号。8.如权利要求7所述的装置，包括：与所述与非门的输出相耦合的反相器。9.如权利要求1所述的装置，包括：第六反相器，用于接收所述时钟并且生成所述时钟的互补版本。10.如权利要求1至9中的任何一项所述的装置，包括：第七反相器，其与所述第一反相器和所述第二反相器相耦合，其中所述第七反相器的输出耦合到所述第二传输门。11.一种装置，包括：存储器电路，包括耦合成环的第一反相器和第二反相器；第三反相器，其与所述第一反相器和第二反相器相耦合；传输门，其与所述第三反相器相耦合，其中所述传输门能由所述第一反相器和所述第三反相器的输出来控制；保持器器件，其与所述传输门相耦合，其中所述保持器器件能由所述第一反相器的输出来控制；以及第四反相器，其与所述保持器器件和所述传输门相耦合，其中所述第四反相器的输出控制所...

【专利技术属性】
技术研发人员：古鲁拉杰，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：