【技术实现步骤摘要】
一种用于SOC的缓存方法、系统及SOC
[0001]本专利技术属于电子信息
,具体涉及一种用于SOC的缓存方法、系统及SOC。
技术介绍
[0002]随着集成电路和工业智能化的发展,嵌入式SOC的设计规模越来越来大,性能需求越来越高,因此对指令处理的综合性能及指令执行效率都提出了更高的要求。DSP作为数字信号处理的代表,势必要求其具备高效的指令执行和指令预取的能力。而DSP的主存储器(通常采用Flash)具有数据存储非易失性的优点,但也有存在访问速度低的缺点,这导致Flash的访问速度严重低于系统的主频,导致CPU指令处理的综合性能严重降低。为解决这一问题,现有的技术是在Flash后加一级高速缓存,以弥补高速CPU与低速的Flash之间的速度差,一定程度上提升了系统指令执行的综合效率。但是,该技术在执行跳转指令时,其采取的措施为清空缓存,重新从跳转之后的Flash地址获取指令,此过程存在较长的等待时间,因此严重降低了系统综合效率,而指令的跳转行为在程序中占据着较大比例,让这一问题严重性更加突出。
技术实现思路
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【技术保护点】
【技术特征摘要】
1.一种用于SOC的缓存方法,其特征在于,包括以下步骤:从主存储器中读取多个待执行指令并缓存至第一缓冲器中;从所述第一缓冲器中逐个读取所述待执行指令至译码单元,通过译码单元确认所述待执行指令的预跳转状态,所述预跳转状态包括预执行状态和非预执行状态;若所述待执行指令被确认为所述预执行状态,停止从所述主存储器中读取所述待执行指令至所述第一缓冲器,并从所述主存储器中读取多个所述待执行指令缓存至第二缓冲器;通过所述译码单元确认被确认为所述预执行状态的所述待执行指令的最终跳转状态,所述最终跳转状态包括最终执行状态和非最终执行状态;若所述待执行指令被确认为所述最终执行状态,停止从第一缓冲器中读取所述待执行指令至所述译码单元,并开始从所述第二缓冲器读取所述待执行指令至所述译码单元。2.根据权利要求1所述的用于SOC的缓存方法,其特征在于,所述译码单元包括依次连接的预译码器、第一级译码器和第二级译码器;所述从所述第一缓冲器中逐个读取所述待执行指令至译码单元,通过译码单元确认所述待执行指令的预跳转状态,包括以下步骤:从所述第一缓冲器中逐个读取所述待执行指令至所述预译码器,并通过所述预译码器确认读取的所述待执行指令的指令类型,所述指令类型包括跳转类指令和非跳转类指令;若所述待执行指令确认为跳转类指令,生成第一跳转操作信号;从所述预译码器中逐个读取所述待执行指令至所述第一级译码器,并通过所述第一级译码器确认所述待执行指令的第一跳转需求状态,所述第一跳转需求状态包括第一跳转状态和第一非跳转状态;若所述第一跳转需求状态确认为所述第一跳转状态,生成第二跳转操作信号;若所述待执行指令对应生成所述第一跳转操作信号和所述第二跳转操作信号,确认所述待执行指令的所述预跳转状态为所述预执行状态,并由所述待执行指令获取跳转地址。3.根据权利要求2所述的用于SOC的缓存方法,其特征在于,所述停止从所述主存储器中读取所述待执行指令至所述第一缓冲器,并从所述主存储器中读取多个所述待执行指令缓存至第二缓冲器,包括以下步骤:停止从所述主存储器中读取所述待执行指令缓存至所述第一缓冲器;根据所述跳转地址从所述主存储器中读取多个所述待执行指令缓存至所述第二缓冲器。4.根据权利要求2或3所述的用于SOC的缓存方法,其特征在于,所述通过所述译码单元确认被确认为所述预执行状态的所述待执行指令的最终跳转状态,包括以下步骤:从所述第一级译码器中逐个读取所述待执行指令至所述第二级译码器,并确认所述待执行指令的第二跳转需求状态,所述第二跳转需求状态包括第二跳转状态和第二非跳转状态;若所述第二跳转需求状态确认为所述第二跳转状态,生成第三跳转操作信号;若所述待执行指令对应生成所述第一跳转操作信号、所述第二跳转操作信号和所述第三跳转操作信号,确认所述待执行指令的所述最终跳转状态为所述最终执行状态。5.根据权利要求1或2所述的用于SOC的缓存方法,其特征在于,所述停止从第一缓冲器
中读取所述待执行指令至所述译码单元,包括以下步骤:停止从第一缓冲器中读取所述待执行指令至所述译码单元,并在与所述第一缓冲器对应的第一标签中,记录所述第一缓冲器中缓存的多个所述待执行指令中未执行的第一剩余指令数。6.根据权利要求5所述的用于SOC的缓存方法,其特征在于,所述开始从所述第二缓冲器读取所述待执行指令至所述译码单元后,还包括以下步骤:通过译码单元确认所述待执行指令的所述预跳转状态;若所述待执行指令被确认为所述预执行状态,停止从所述主存储...
【专利技术属性】
技术研发人员:吴修英,黄嵩人,张巍,张锋,王超,
申请(专利权)人:湖南进芯电子科技有限公司,
类型:发明
国别省市:
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