一种用于AD转换的接口电路制造技术

本实用新型专利技术提供一种用于AD转换的接口电路，用于驱动AD转换芯片，其包括分频电路、转换电路以及输出电路，分频电路与控制电路连接，用于接收时钟信号，并对时钟信号进行分频；转换电路与分频电路和控制电路连接，用于接收分频后的时钟信号和数据信号，并对数据信号进行转换；输出电路与转换电路和控制电路连接，用于对转换后的数据信号进行放大，以驱动AD转换芯片，其解决了传统的AD转换的驱动方法存在着功能单一和稳定性较差的技术问题，本实用新型专利技术可广泛用于电子电路技术领域。可广泛用于电子电路技术领域。可广泛用于电子电路技术领域。

【技术实现步骤摘要】
一种用于AD转换的接口电路


[0001]本技术涉及电子电路
，尤其是涉及一种用于AD转换的接口电路。

技术介绍

[0002]AD转换即为模数转换，是把模拟信号转换成数字信号，由于AD转换芯片不能自动工作，需要给它提供相关的驱动信号才能触发它进行转换，传统的 AD转换芯片的驱动方式，采用放大控制电路的信号使其能够驱动所控制的芯片进行工作，虽实现了接口电路的基础要求，但是功能单一，且稳定性较差。
[0003]因此，传统的AD转换的驱动方法存在着功能单一和稳定性较差的技术问题。

技术实现思路

[0004]本申请的目的在于提供一种用于AD转换的接口电路，旨在解决传统的AD 转换的驱动方法存在着功能单一和稳定性较差的技术问题。
[0005]本申请提供了一种用于AD转换的接口电路，用于驱动AD转换芯片，包括：
[0006]分频电路，与控制电路连接，用于接收时钟信号，并对所述时钟信号进行分频；
[0007]转换电路，与所述分频电路和所述控制电路连接，用于接收分频后的所述时钟信号和数据信号，并对所述数据信号进行转换；以及
[0008]输出电路，与所述转换电路和所述控制电路连接，用于对转换后的所述数据信号进行放大，以驱动所述AD转换芯片。
[0009]在其中一实施例中，所述分频电路采用分频器实现，所述时钟信号的分频值为20。
[0010]在其中一实施例中，所述转换电路采用移位寄存器和计数器将并行的所述数据信号转换为串行的所述数据信号。
[0011]在其中一实施例中，所述移位寄存器实现并行和串行输入和输出，所述计数器记脉冲延时将12bit并行数据和8bit地址延迟输入，同时完成延迟更新，每更新一次数据则输出一次24bit串行数据。
[0012]在其中一实施例中，所述输出电路采用放大器实现。
[0013]在其中一实施例中，所述分频电路、所述转换电路与所述输出电路集成于控制芯片，所述控制芯片采用FPGA可编程控制器实现。
[0014]本技术设计的接口电路，在实现接口电路基础功能的前提下还实现了以下三方面的功能：一方面能够进行信息格式的转换，例如串行和并行的转换；二是能够协调CPU和外设两者在信息的类型和电平的差异，如电平转换驱动器、数/模或模/数转换器等；三是协调时序差异，输出数据更加稳定。不仅可以实现传统意义上对AD芯片的驱动，还可以控制信号的关断以及实现2通道的延迟更新模式设定。为AD转换芯片提供了非常好的驱动作用，可以实时控制AD转换芯片的工作状态并完成了数据通道的延迟更新模式的控制，在实际运用中可以稳定的工作。
附图说明
[0015]图1为本申请一实施例提供的一种用于AD转换的接口电路的模块结构示意图；
[0016]图2为本申请一实施例提供的一种用于AD转换的接口电路中分频电路的电路示意图；
[0017]图3为本申请一实施例提供的一种用于AD转换的接口电路中转换电路的电路示意图；
[0018]图4为本申请一实施例提供的一种用于AD转换的接口电路中输出电路的电路示意图；
[0019]图5为IIC数据传输时序图。
具体实施方式
[0020]为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
[0021]需要说明的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
[0022]请参阅图1，为本申请一实施例提供的一种用于AD转换的接口电路的模块结构示意图，为了便于说明，仅示出了与本实施例相关的部分，详述如下：
[0023]一种用于AD转换的接口电路，用于驱动AD转换芯片105，包括分频电路 101、转换电路102以及输出电路103。
[0024]请参阅图2，为本申请一实施例提供的一种用于AD转换的接口电路中分频电路的电路示意图，为了便于说明，仅示出了与本实施例相关的部分，详述如下：
[0025]分频电路101，与控制电路104连接，用于接收时钟信号，并对时钟信号进行分频。
[0026]具体地，分频电路101可采用分频器实现，分频电路101接收控制电路104 发出的时钟信号，并对时钟信号进行分频处理，时钟信号的分频值为20，分频后的时钟更适用于波形；本实施例中电路使用同步时钟，系统时钟为32MHz，在slave模式下，相位指示信号产生，使系统时钟经过分频后频率设定在 1.6MHz，实现满足时钟要求的最大数据率。
[0027]请参阅图3，为本申请一实施例提供的一种用于AD转换的接口电路中转换电路的电路示意图，为了便于说明，仅示出了与本实施例相关的部分，详述如下：
[0028]转换电路102，与分频电路101和控制电路104连接，用于接收分频后的时钟信号和数据信号，并对数据信号进行转换。
[0029]具体地，转换电路102接收控制电路104发出的数据信号，和分频电路分频后的时钟信号，转换电路可采用移位寄存器和计数器将并行的数据信号转换为串行的数据信号，并串转换是完成并行传输和串行传输这两种传输方式之间转换的技术。移位寄存器可以实现并行和串行输入和输出，本申请利用计数器记脉冲延时将12bit并行数据和8bit地址延迟输入，同时产生ldac_n信号，完成延迟更新，每更新一次数据则输出一次24bit串行数据，包括8bitbyte
‑
command，8bit byte
‑
high
‑
data，8bit byte
‑
low
‑
data；若需延迟更新 AD
转换芯片DAC，则利用命令0001将数据输入输入寄存器时LDAC保持高电平，在第24个时钟周期后通过拉低LDAC，异步更新所有DAC输出，此时在 LDAC的下降沿进行更新。
[0030]请参阅图4，为本申请一实施例提供的一种用于AD转换的接口电路中输出电路的电路示意图，为了便于说明，仅示出了与本实施例相关的部分，详述如下：
[0031]输出电路103，与转换电路102和控制电路104连接，用于对转换后的数据信号进行放大，以驱动AD转换芯片105。
[0032]具体地，输出电路可采用放大器实现，控制电路104对输出电路发送使能信号，驱动输出电路工作，输出电路对转换后的数据信号进行放大，输出电路为三态门输出电路，其有三个输出状态：高电平状态、低电平状态以及高阻状态。当使能信号oe为零时，输出电路输出为高阻态；当使能信号oe为1时，输出电路正常输出数据。
[0033]在其中一实施例中，分频电路101、转换电路102与输出电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于AD转换的接口电路，用于驱动AD转换芯片，其特征在于，包括：分频电路，与控制电路连接，用于接收时钟信号，并对所述时钟信号进行分频；转换电路，与所述分频电路和所述控制电路连接，用于接收分频后的所述时钟信号和数据信号，并对所述数据信号进行转换；以及输出电路，与所述转换电路和所述控制电路连接，用于对转换后的所述数据信号进行放大，以驱动所述AD转换芯片。2.根据权利要求1所述的用于AD转换的接口电路，其特征在于，所述分频电路采用分频器实现，所述时钟信号的分频值为20。3.根据权利...

【专利技术属性】
技术研发人员：穆重阳，
申请(专利权)人：威海海捺海洋科技有限公司，
类型：新型
国别省市：