一种基于部分积概率分析的近似浮点乘法器制造技术

本发明专利技术公开了一种基于部分积概率分析的近似浮点乘法器，包括符号位异或模块、尾数近似乘法模块、规格化模块、舍入模块、指数相加模块、指数调整模块、特殊情况处理模块和结果输出模块；尾数近似乘法模块包括截断和补偿单元、低位或门压缩单元、近似4

【技术实现步骤摘要】
一种基于部分积概率分析的近似浮点乘法器


[0001]本专利技术涉及近似电路
，具体而言涉及一种基于部分积概率分析的近似浮点乘法器。

技术介绍

[0002]随着半导体工艺技术的发展速度逐渐放缓以及Dennard缩放比例定律趋于失效，集成电路的能耗与效率面临严峻的挑战。作为一种新兴的计算范式，近似计算为解决集成电路的高能耗问题提供了新的思路，即通过牺牲适当的精度来换取相当可观的能耗以及面积收益。对于数据识别、图像处理、机器学习及无线通信等具有一定容错能力的应用，即使引入近似计算会带来一些精度下降，也能产生合理的结果。浮点乘法器作为一种被广泛应用于高动态范围(High
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Dynamic Range，HDR)图像处理及无线通信等领域的算术运算单元，其复杂度高、硬件资源消耗大。在浮点乘法器的基础上，利用其应用的容错能力，可以设计会产生特定的误差但又不超过应用容错限度的近似浮点乘法器。通过删减或简化内部电路实现的近似浮点乘法器，在牺牲一定精度的同时能够大幅减少整体的硬件资源与功耗。
[0003]现有的技术对近似浮点乘法器研究很少，目前近似浮点乘法器主要针对尾数乘法部分进行近似设计，未考虑尾数乘法中具体的部分积为1的分布，这会在部分积为1概率不相同时引入额外误差。因此，在进行近似设计是需要考虑部分积为1的概率，从而设计性能更好精度更高的近似浮点乘法器。

技术实现思路

[0004]本专利技术针对现有技术中的不足，提供一种基于部分积概率分析的近似浮点乘法器，可有效简化压缩器结构且产生尽可能少的错误，调整输入顺序不会产生额外错误，在降低压缩结构复杂度的同时，保证了乘法器的精度。
[0005]为实现上述目的，本专利技术采用以下技术方案：一种基于部分积概率分析的近似浮点乘法器，所述近似浮点乘法器包括符号位异或模块、尾数近似乘法模块、规格化模块、舍入模块、指数相加模块、指数调整模块、特殊情况处理模块和结果输出模块；所述近似浮点乘法器的输入信号为半精度格式的乘数和被乘数，按照由低到高的顺序将乘数和被乘数的位数划分成低权重位、第一中间权重位、第二中间权重位和高权重位；所述符号位异或模块对乘数和被乘数的符号位进行异或，将异或结果作为结果符号位发送至结果输出模块；所述尾数近似乘法模块依次通过规格化模块和舍入模块与结果输出模块连接，尾数近似乘法模块对乘数和被乘数的位数进行近似乘法处理，再将处理结果经规格化模块和舍入模块做规格化和归一化处理后，将归一化的舍入结果作为结果尾数位发送至结果输出模块；
所述尾数近似乘法模块包括截断和补偿单元、低位或门压缩单元、近似4
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2压缩器和精确压缩器；所述截断和补偿单元对低权重位进行截断并在位数最高的低权重位进行补偿处理，所述低位或门压缩单元根据部分积为1概率由低到高的顺序对补偿位和第一中间权重位的每两个部分积使用或门压缩为一位，所述近似4
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2压缩器对第二中间权重位的每四个部分积进行近似压缩；所述精确压缩器对高权重位进行精确压缩；所述指数相加模块对乘数和被乘数的指数进行相加后，再根据舍入模块输出的归一化的舍入结果进行调整，将调整结果作为结果指数位发送至结果输出模块；当输入信号中的指数全为0或1时，采用特殊情况处理模块对输入信号进行相乘处理。
[0006]为优化上述技术方案，采取的具体措施还包括：进一步地，所述乘数或者被乘数按照由低到高的顺序，第1位到第10位为低权重位，第11位为第一中间权重位，第12位至第14位为第二中间权重位，剩余位数为高权重位。
[0007]进一步地，所述尾数近似乘法模块包括三级压缩；当进行第一级压缩时，截断和补偿单元对第1位到第10位进行部分积处理；低位或门压缩单元对第10位和第11位进行基于概率的或门压缩；近似4
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2压缩器对第12位至第14位进行近似压缩；精确压缩器对剩余的高权重位进行精确压缩；当进行第二级压缩时，截断和补偿单元对第10位进行补偿处理，近似4
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2压缩器对第10位至第14位进行近似压缩，精确压缩器对剩余的高权重位进行精确压缩；当进行第三级压缩时，近似4
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2压缩器对第11位至第12位进行近似压缩，剩余部分使用半加器，得到两行部分积；在最终求和部分对两行部分积相加产生最终积。
[0008]进一步地，所述近似4
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2压缩器的输入为、、和，输出为和，和的表达式，进位的表达式为。
[0009]本专利技术的有益效果是：第一，本专利技术的基于部分积概率分析的近似浮点乘法器，基于部分积概率分析，低位或门压缩方法按照概率由低到高对每两个部分积进行压缩，可有效简化压缩器结构且产生尽可能少的错误。
[0010]第二，本专利技术的基于部分积概率分析的近似浮点乘法器，输入顺序不敏感的近似4
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2压缩器适用于部分积为1概率不同的场景，仅当输入全为1时产生
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2的错误，调整输入顺序不会产生额外错误（针对该情形，采用特殊情况处理模块进行处理），在降低压缩结构复杂度的同时，保证了乘法器的精度。
附图说明
[0011]图1是本专利技术的基于部分积概率分析的近似浮点乘法器的结构示意图。
[0012]图2为由高斯分布的半精度浮点数的包含隐含位的尾数中1的概率示意图。
[0013]图3为尾数乘法中部分积为1概率分布示意图。
[0014]图4为尾数近似乘法器的实现图。
[0015]图5位或门压缩方法示意图。
[0016]图6为对输入顺序不敏感的近似4
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2压缩器结构示意图。
[0017]图7为对输入顺序不敏感的近似4
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2压缩器的真值表示意图。
具体实施方式
[0018]现在结合附图对本专利技术作进一步详细的说明。
[0019]需要注意的是，专利技术中所引用的如“上”、“下”、“左”、“右”、“前”、“后”等的用语，亦仅为便于叙述的明了，而非用以限定本专利技术可实施的范围，其相对关系的改变或调整，在无实质变更
技术实现思路
下，当亦视为本专利技术可实施的范畴。
[0020]图1是本专利技术的基于部分积概率分析的近似浮点乘法器的结构示意图。该近似浮点乘法器包括符号位异或模块、尾数近似乘法模块、规格化模块、舍入模块、指数相加模块、指数调整模块、特殊情况处理模块和结果输出模块。
[0021]近似浮点乘法器的输入信号为半精度格式的乘数和被乘数，按照由低到高的顺序将乘数和被乘数的位数划分成低权重位、第一中间权重位、第二中间权重位和高权重位。
[0022]符号位异或模块对乘数和被乘数的符号位进行异或，将异或结果作为结果符号位发送至结果输出模块。
[0023]尾数近似乘法模块依次通过规格化模块和舍入模块与结果输出模块连接，尾数近似乘法模块对乘数和被乘数的位数进行近似乘法处理，再将处理结果经规格化模块和舍入模块做规格化和归一化处理后，将归一化的舍入结果作为结果尾数位发送至结果输出模块。
[0024]尾数近似乘法模块本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于部分积概率分析的近似浮点乘法器，其特征在于，所述近似浮点乘法器包括符号位异或模块、尾数近似乘法模块、规格化模块、舍入模块、指数相加模块、指数调整模块、特殊情况处理模块和结果输出模块；所述近似浮点乘法器的输入信号为半精度格式的乘数和被乘数，按照由低到高的顺序将乘数和被乘数的位数划分成低权重位、第一中间权重位、第二中间权重位和高权重位；所述符号位异或模块对乘数和被乘数的符号位进行异或，将异或结果作为结果符号位发送至结果输出模块；所述尾数近似乘法模块依次通过规格化模块和舍入模块与结果输出模块连接，尾数近似乘法模块对乘数和被乘数的位数进行近似乘法处理，再将处理结果经规格化模块和舍入模块做规格化和归一化处理后，将归一化的舍入结果作为结果尾数位发送至结果输出模块；所述尾数近似乘法模块包括截断和补偿单元、低位或门压缩单元、近似4
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2压缩器和精确压缩器；所述截断和补偿单元对低权重位进行截断并在位数最高的低权重位进行补偿处理，所述低位或门压缩单元根据部分积为1概率由低到高的顺序对补偿位和第一中间权重位的每两个部分积使用或门压缩为一位，所述近似4
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2压缩器对第二中间权重位的每四个部分积进行近似压缩；所述精确压缩器对高权重位进行精确压缩；所述指数相加模块对乘数和被乘数的指数进行相加后，再根据舍入模块输出的归一化的舍入结果进行调整，将调整结果作为结果...

【专利技术属性】
技术研发人员：刘伟强，赵轩，闫成刚，陈珂，徐宸宇，王成华，
申请(专利权)人：南京航空航天大学，
类型：发明
国别省市：