存储器制造技术

本发明专利技术实施例提供一种存储器，包括：控制芯片；多个存储芯片，多个所述存储芯片共用信道与所述控制芯片电连接，多个所述存储芯片包括第一存储芯片组和第二存储芯片组，所述第一存储芯片组中的存储芯片被配置为采用第一时钟信号与所述控制芯片进行信息交互，所述第二存储芯片组中的存储芯片被配置为采用第二时钟信号与所述控制芯片进行信息交互，所述第一时钟信号和所述第二时钟信号的相位不同。本发明专利技术实施例能够减少存储器的信道数量。明实施例能够减少存储器的信道数量。明实施例能够减少存储器的信道数量。

【技术实现步骤摘要】
存储器


[0001]本专利技术实施例涉及半导体
，特别涉及一种存储器。

技术介绍

[0002]动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
[0003]随着DRAM应用的领域越来越多，如DRAM越来越多地应用于各种领域，用户对于DRAM性能指标的要求越来越高，且会由于应用领域不同而对DRAM有着不同的要求。

技术实现思路

[0004]本专利技术实施例解决的技术问题为提供一种存储器，解决存储器功耗大、成本高的问题。
[0005]为解决上述问题，本专利技术实施例提供一种存储器，包括：控制芯片；多个存储芯片，多个所述存储芯片共用信道与所述控制芯片电连接，多个所述存储芯片包括第一存储芯片组和第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器，其特征在于，包括：控制芯片；多个存储芯片，多个所述存储芯片共用信道与所述控制芯片电连接，多个所述存储芯片包括第一存储芯片组和第二存储芯片组，所述第一存储芯片组中的存储芯片被配置为采用第一时钟信号与所述控制芯片进行信息交互，所述第二存储芯片组中的存储芯片被配置为采用第二时钟信号与所述控制芯片进行信息交互，所述第一时钟信号和所述第二时钟信号的相位不同。2.如权利要求1所述的存储器，其特征在于，所述第一存储芯片组包括第一存储芯片和第二存储芯片，所述第一存储芯片在所述第一时钟信号的上升沿与所述控制芯片进行信息交互，所述第二存储芯片在所述第一时钟信号的下降沿与所述控制芯片进行信息交互；所述第二存储芯片组包括第三存储芯片和第四存储芯片，所述第三存储芯片在所述第二时钟信号的上升沿与所述控制芯片进行信息交互，所述第四存储芯片在所述第二时钟信号的下降沿与所述控制芯片进行信息交互。3.如权利要求2所述的存储器，其特征在于，所述第一时钟信号和所述第二时钟信号频率相同。4.如权利要求3所述的存储器，其特征在于，所述第一时钟信号和所述第二时钟信号的相位差为90度的奇数倍。5.如权利要求1所述的存储器，其特征在于，每一所述存储芯片包括至少一个通道，所述通道包括：多个存储块，每一所述存储块包括多个存储单元，多个所述存储块被配置为交替进行读写操作；命令端口，所述命令端口被配置为在的对应时钟沿接收命令信号，所述命令信号用于控制所述存储块的读写操作；数据端口，所述数据端口被配置为，在对应时钟沿接收待写入到所述存储块的数据信号或者发送数据信号；其中，所述对应时钟沿包括所述第一时钟信号的时钟沿或者所述第二时钟信号的时钟沿；所述命令端口包括行地址端口和列地址端口，所述行地址端口用于接收目标存储单元所在位置的行地址信号，所述列地址端口用于接收目标存储单元所在位置的列地址信号，所述目标存储单元为所述多个存储单元中选中的存储单元。6.如权利要求5所述的存储器，其特征在于，所述命令信号包括激活命令以及与每一所述激活命令对应的读命令；所述通道还被配置为，所述命令端口接收针对一所述存储块的所述激活命令后，所述命令端口接收与所述激活命令对应的所述读命令。7.如权利要求6所述的存储器，其特征在于，所述通道还...

【专利技术属性】
技术研发人员：寗树梁，何军，应战，刘杰，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：