内存芯片的组装构造制造技术

一种内存芯片的组装构造，是组合内存组件的方法和构造，其至少包括有：一至多个组装数据位点作为输入或输出；一至多个内存次组装，其中至少有一个部分损坏，每个次组装含有一至多个次组装数据位点作为输入或输出；一个搭配装置，用以将次组装数据位点搭配到组装数据位点；该构造可达到使用部分损坏的内存组件来组成可用的内存芯片或模块，该芯片或模块能符合指定的全部或部分规格。（*该技术在2010年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种关于半导体内存组件、内存芯片、内存模块、和部分损坏内存组件的构造。由于半导体组件芯片培植过程中的优良率的限制，一块半导体内存芯片通常包含部分损坏的内存组件。这些损坏的内存组件，由于内部损坏的程度已超过了在组件芯片培植过程中所能维修的能力范围以外，因此被判断为不可使用。的这些损坏的内存组件可依照损坏的数据的位置分类。以八位的内存组件而言，一共有255种损坏的内存组件。由于损坏内存组件的种类如此之多，使得有关这些内存组件的处理、分类，和组装的问题，更为复杂。本技术的目的是提供一种内存芯片或模块的组装构造，以便使用部分损坏的内存组件来组成可用的内存芯片或模块，使之符合指定的规格。本技术的又一目的是提供一种内存芯片或模块的组装构造，可使部分损坏的内存组件中的未损坏内存数据位被运用到最大限度。本技术的另一目的是提供一种内存芯片或模块的组装构造，可简化内存芯片或模块的处理、分类、和组装。本技术的再一目的是提供一种内存芯片或模块的组装构造，可减少损坏内存组件的种类。本技术的目的是这样实现的其特征在于包括有(a)一至多个组装数据位点作为输入或输出；(b)一至多个内存次组装，其中至少有一个部分损坏，每个次组装含有一至多个次组装数据位点作为输入或输出；(c)一个搭配装置，用以将次组装数据位点搭配到组装数据位点；其中对于某第一个损坏的次组装，有某第二个损坏的次组装，致使对于第一个次组装中的每一个损坏的次组装数据位点，就有一个可用的次组装数据位点在第二个次组装的相对位置上；其中对于每一个组装数据位点，就有至少一个次组装数据位点，经过一个连接装置，被搭配到该组装数据位点上。其中该连接装置为一金属线，一封装接线，一低阻抗材料，一低电阻值的电阻器，一零电阻值的电阻器，一逻辑电路，也可能受控制于其它信号。其中更包括一个电路连接基础，该连接基础也可用于不同类别的部分损坏内存，各有其不同组合的损坏数据位点，该连接基础可能为一印刷电路板，或一颗粒封装的基座。本技术的目的也可以是这样实现的包括有(a)一至多个组装数据位点作为输入或输出；(b)一至多个内存次组装，每个次组装含有一至多个次组装数据位点作为输入或输出；(c)一至多个内存组件，其中至少有一个部分损坏，每个组件含有一至多个组装数据位点作为输入或输出；(d)一个次组装搭配装置，用以将次组装数据位点搭配到组装数据位点；(e)一个组装搭配装置，用以将组件数据位点搭配到次组装数据位点；其中对于每一个组装数据位点，就有至少一个次组装数据位点，经过一个低阻抗装置，被搭配到该组装数据位点上；其中至少有一个次组装数据位点，该位点并未经过一个低阻抗装置而被搭配一个组装数据位点上；其中对于每一个经过低阻抗装置而被搭配一个组装数据位点上的次组装数据位点，就有一个组件数据位点，该位点经过一个连接装置，被搭配到该次组装数据位点上。其中该连接装置为一金属线，一封装接线，一低阻抗材料，一低电阻值的电阻器，一零电阻值的电阻器，一逻辑电路，也可能受控制于其它信号。本技术的目的还可以是这样实现的包括有(a)一至多个组装数据位点作为输入或输出；(b)一至多个内存次组装，每个次组装含有一至多个次组装数据位点作为输入或输出；(c)一至多个内存组件，其中至少有一个部分损坏，每个组件含有一至多个组装数据位点作为输入或输出；(d)一个次组装搭配装置，用以将次组装数据位点搭配到组装数据位点；(e)一个组装搭配装置，用以将组件数据位点搭配到次组装数据位点；其中对于每一个组装数据位点，就有至少一个次组装数据位点，经过一个低阻抗装置，被搭配到该组装数据位点上；其中对于每一个经过低阻抗装置而被搭配一个组装数据位点上的次组装数据位点，就有一个组件数据位点，该位点经过一个连接装置，被搭配到该次组装数据位点上；其中至少有一个组件数据位点，该位点并未经过一个连接装置而被搭配一个次组装数据位点上。其中该连接装置为一金属线，一封装接线，一低阻抗材料，一低电阻值的电阻器，一零电阻值的电阻器，一逻辑电路，也可能受控制于其它信号。本技术的目的又可以是这样实现的包括有(a)一至多个组装数据位点作为输入或输出；(b)一至多个内存次组装，每个次组装含有一至多个次组装数据位点作为输入或输出；(c)一至多个内存组件，其中至少有一个部分损坏，每个组件含有一至多个组装数据位点作为输入或输出；(d)一个次组装搭配装置，用以将次组装数据位点搭配到组装数据位点；(e)一个组装搭配装置，用以将组件数据位点搭配到次组装数据位点；其中对于每一个组装数据位点，就有至少一个次组装数据位点，经过一个低阻抗装置，被搭配到该组装数据位点上；其中对于每一个经过低阻抗装置而被搭配一个组装数据位点上的次组装数据位点，就有一个组件数据位点，该位点经过一个连接装置，被搭配到该次组装数据位点上；其中至少有一个组件数据位点，该位点经过一个连接装置，被搭配到一个次组装数据位点上，而该次组装数据位点却并非该组件数据位点的相对位置。其中该连接装置为一金属线，一封装接线，一低阻抗材料，一低电阻值的电阻器，一零电阻值的电阻器，一逻辑电路，也可能受控制于其它信号。本技术的目的更可以是这样实现的包括(a)一至多个组装数据位点作为输入或输出；(b)一至多个内存次组装，每个次组装含有一至多个次组装数据位点作为输入或输出；(c)一至多个内存组件，其中至少有一个部分损坏，每个组件含有一至多个组装数据位点作为输入或输出；(d)一个次组装搭配装置，用以将次组装数据位点搭配到组装数据位点；(e)一个组装搭配装置，用以将组件数据位点搭配到次组装数据位点；其中对于每一个组装数据位点，就有至少一个次组装数据位点，经过一个第一种连接装置，被搭配到该组装数据位点上；其中对于每一个第一种连接装置而被搭配一个组装数据位点上的次组装数据位点，就有一个组件数据位点，该位点经过第二种连接装置，被搭配到该次组装数据位点上；其中至少有一个组件数据位点，该位点经过一个第二种连接装置，被搭配到一个次组装数据位点上，而该次组装数据位点却并非该组件数据位点的相对位置。本技术的目的也可以是这样实现的包括有(a)一至多个组装数据位点作为输入或输出；(b)一至多个内存组件，其中至少有一个部分损坏，每个组件含有一至多个组件数据位点作为输入或输出；(c)一个组件搭配装置，用以将组件数据位点搭配到组装数据位点；其中每一个组件的组件数据位点的数目，和对应的组装数据位点的数目相同；其中对于每一个组件，至少有一个组件数据位点，经过一个连接装置，被搭配到一个选择好的组装数据位点上；其中至少有一个组件数据位点，该位点并未经过一个连接装置而被搭配一个组装数据位点上。本技术的目的也可以是这样实现的包括有(a)一至多个组装数据位点作为输入或输出；(b)一至多个内存组件，其中至少有一个部分损坏，每个组件含有一至多个组件数据位点作为输入或输出；(c)一个组件搭配装置，用以将组件数据位点搭配到组装数据位点；其中每一个组件的组件数据位点的数目，和对应的组装数据位点的数目相同；其中对于每一个组件，至少有一个组件数据位点，经过一个连接装置，被搭配到一个选择好的组装数据位点上；而该组装数据位点却并非该组件数据位点的相对位置本文档来自技高网...

【技术保护点】
一种内存芯片或模块的组装构造，其特征在于：包括：（ａ）一至多个组装数据位点作为输入或输出；（ｂ）一至多个内存次组装，其中至少有一个部分损坏，每个次组装含有一至多个次组装数据位点作为输入或输出；（ｃ）一个搭配装置，用以将次组装数据位点搭配到组装数据位点；其中对于某第一个损坏的次组装，有某第二个损坏的次组装，致使对于第一个次组装中的每一个损坏的次组装数据位点，就有一个可用的次组装数据位点在第二个次组装的相对位置上；其中对于每一个组装数据位点，就有至少一个次组装数据位点，经过一个连接装置，被搭配到该组装数据位点上。

【技术特征摘要】
US 1999-11-19 09/443,3301.一种内存芯片或模块的组装构造，其特征在于包括(a)一至多个组装数据位点作为输入或输出；(b)一至多个内存次组装，其中至少有一个部分损坏，每个次组装含有一至多个次组装数据位点作为输入或输出；(c)一个搭配装置，用以将次组装数据位点搭配到组装数据位点；其中对于某第一个损坏的次组装，有某第二个损坏的次组装，致使对于第一个次组装中的每一个损坏的次组装数据位点，就有一个可用的次组装数据位点在第二个次组装的相对位置上；其中对于每一个组装数据位点，就有至少一个次组装数据位点，经过一个连接装置，被搭配到该组装数据位点上。2.如权利要求1所述的内存组装构造，其特征在于其中该连接装置为一金属线，一封装接线，一低阻抗材料，一低电阻值的电阻器，一零电阻值的电阻器，一逻辑电路，也可能受控制于其它信号。3.如权利要求1所述的内存组装构造，其特征在于其中更包括一个电路连接基础，该连接基础也可用于不同类别的部分损坏内存，各有其不同组合的损坏数据位点，该连接基础可能为一印刷电路板，或一颗粒封装的基座。4.一种内存芯片或模块的组装构造，其特征在于包括(a)一至多个组装数据位点作为输入或输出；(b)一至多个内存次组装，每个次组装含有一至多个次组装数据位点作为输入或输出；(c)一至多个内存组件，其中至少有一个部分损坏，每个组件含有一至多个组装数据位点作为输入或输出；(d)一个次组装搭配装置，用以将次组装数据位点搭配到组装数据位点；(e)一个组装搭配装置，用以将组件数据位点搭配到次组装数据位点；其中对于每一个组装数据位点，就有至少一个次组装数据位点，经过一个低阻抗装置，被搭配到该组装数据位点上；其中至少有一个次组装数据位点，该位点并未经过一个低阻抗装置而被搭配一个组装数据位点上；其中对于每一个经过低阻抗装置而被搭配一个组装数据位点上的次组装数据位点，就有一个组件数据位点，该位点经过一个连接装置，被搭配到该次组装数据位点上。5.如权利要求4所述的内存组装构造，其特征在于其中该连接装置为一金属线，一封装接线，一低阻抗材料，一低电阻值的电阻器，一零电阻值的电阻器，一逻辑电路，也可能受控制于其它信号。6.一种内存芯片或模块的组装构造，其特征在于包括(a)一至多个组装数据位点作为输入或输出；(b)一至多个内存次组装，每个次组装含有一至多个次组装数据位点作为输入或输出；(c)一至多个内存组件，其中至少有一个部分损坏，每个组件含有一至多个组装数据位点作为输入或输出；(d)一个次组装搭配装置，用以将次组装数据位点搭配到组装数据位点；(e)一个组装搭配装置，用以将组件数据位点搭配到次组装数据位点；其中对于每一个组装数据位点，就有至少一个次组装数据位点，经过一个低阻抗装置，被搭配到该组装数据位点上；其中对于每一个经过低阻抗装置而被搭配一个组装数据位点上的次组装数据位点，就有一个组件数据位点，该位点经过一个连接装置，被搭配到该次组装数据位点上；其中至少有一个组件数据位点，该位点并未经过一个连接装置而被搭配一个次组装数据位点上。7.如权利要求6所述的内存组装构造，其特征在于其中该连接装置为一金属线，一封装接线，一低阻抗材料，一低电阻值的电阻器，一零电阻值的电阻器，一逻辑电路，也可能受控制于其它信号。8.一种内存芯片或模块的组装构造，其特征在于包括(a)一至多个组装数据位点作为输入或输出；(b)一至多个内存次组装，每个次组装含有一至多个次组装数据位点作为输入或输出；(c)一至多个内存组件，其中至少有一个部分损坏，每个组件含有一至多个组装数据位点作为输入或输出；(d)一个次组装搭配装置，用以将次组装数据位点搭配到组装数据位点；(e)一个组装搭配装置，用以将组件数据位点搭配到次组装数据位点；其中对于每一个组装数据位点，就有至少一个次组装数据位点，经过一个低阻抗装置，被搭配到该组装数据位点上；其中对于每一个经过低阻抗装置而被搭配一个组装数据位点上的次组装数据位点，就有一个组件数据位点，该位点经过一个连接装置，被搭配...

【专利技术属性】
技术研发人员：陈汉平，
申请(专利权)人：陈汉平，
类型：实用新型
国别省市：71[中国|台湾]