一种多相采样存内计算电路制造技术

本发明专利技术公开一种多相采样存内计算电路，包括时序控制模块，符号判决模块和m+1个神经元单元；每个神经元单元均由位线预充电模块、权重输入模块、存内计算模块、点乘累加转换模块和钟控灵敏放大器。通过时序控制模块控制该存内计算电路实现点乘累加运算，利用多相时钟控制钟控灵敏放大器判决位线放电状态的变化，实现在特定时钟速率下对点乘累加转换模块输出的精确判决，最终利用m+1相时钟实现在1个周期内输出m+1位宽的点乘累加运算结果。本发明专利技术通过多相采样提高点乘累加运算模数转换速度，进一步提升了计算速度。一步提升了计算速度。一步提升了计算速度。

【技术实现步骤摘要】
一种多相采样存内计算电路


[0001]本专利技术涉及集成电路
，具体涉及一种多相采样存内计算电路。

技术介绍

[0002]在常规计算处理中，由于数据处理和数据存储单元在物理上是分开的，因此在计算期间需要来回穿梭大量数据，而这会产生通常称为“冯
·
诺依曼瓶颈”的性能瓶颈。这种物理隔离和相关的数据传输可以说是传统计算系统的主要障碍之一，因为内存访问通常比处理器操作消耗100至1000倍的能量。为此，人们想出了内存和处理的单元以某种形式共存的方法来减小这一性能瓶颈，存内计算就是这种方法。在存内计算中，计算是通过利用组织为“计算内存”单元的存储设备的物理属性来执行的；这样内存就不仅仅是一个存储器，还是一个计算器。这样一来，在存储/读取数据的时候就同时完成了运算，因此大大减少了计算过程中数据存取的功耗。
[0003]已有的存内计算解决方案中，采用高精度ADC实现多级参考量化电平，并采用无时钟控制的灵敏放大器实现模拟和数字的转换，如图1所示。然而，在一个时钟周期内根据参考量化电平实现1位模数转换，为了实现完整的m位宽数据转换，需要m个时钟周期，这使得计算转换速度降低。

技术实现思路

[0004]本专利技术所要解决的是现有存内计算解决方案计算转换速度低的问题，提供一种多相采样存内计算电路。
[0005]为解决上述问题，本专利技术是通过以下技术方案实现的：
[0006]一种多相采样存内计算电路，包括时序控制模块、符号判决模块和m+1个神经元单元；每个神经元单元均由位线预充电模块、权重输入模块、存内计算模块、点乘累加转换模块和钟控灵敏放大器；其中m为大于1的正整数；同一个神经元单元的位线预充电模块、存内计算模块、点乘累加转换模块和钟控灵敏放大器的读位线RBL相连，同一个神经元单元的位线预充电模块、存内计算模块、点乘累加转换模块和钟控灵敏放大器的负读位线RBLb相连；同一个神经元单元的权重输入模块、存内计算模块和点乘累加转换模块的写位线WBL相连，同一个神经元单元的权重输入模块、存内计算模块和点乘累加转换模块的负写位线WBLb相连；符号判决模块的符号输入线In_sym与时序控制模块的符号输入端相连；符号判决模块的符号判决线Jud_sym与时序控制模块的符号判决端相连；所有神经元单元的位线预充电模块的位线预充电线PRE与时序控制模块的位线预充电时序端连接；所有神经元单元的钟控灵敏放大器的钟控预充电线CLK_PRE与时序控制模块的钟控预充电时序端连接；所有神经元单元的钟控灵敏放大器的读使能线SAE与时序控制模块的读使能时序端连接；每个神经元单元的权重输入模块的输入线X与时序控制模块的不同输入时序端连接；每个神经元单元的钟控灵敏放大器的输出线Y与时序控制模块的不同输出时序端连接；所有神经元单元的存内计算模块的相同位数的读字线RWL与时序控制模块的一个存内计算读地址时序端
连接，所有神经元单元的存内计算模块的相同位数的写字线WWL与时序控制模块的一个存内计算写地址时序端连接；所有神经元单元的点乘累加转换模块的相同位数的读字线RWL_AD与时序控制模块的一个点乘累加转换读地址时序端连接，所有神经元单元的点乘累加转换模块的相同位数的写字线WWL_AD与时序控制模块的一个点乘累加转换写地址时序端连接。
[0007]上述方案中，每个存内计算模块由n个静态随机存储器组成；其中n为大于4的正整数；所有静态随机存储器的读位线RBL相连形成存内计算模块的读位线RBL；所有静态随机存储器的负读位线RBLb相连形成存内计算模块的负读位线RBLb；所有静态随机存储器的写位线WBL相连形成存内计算模块的写位线WBL；所有静态随机存储器的负写位线WBLb相连形成存内计算模块的负写位线WBLb；不同的静态随机存储器的读字线RWL分别形成存内计算模块的不同位数的读字线RWL；不同的静态随机存储器的写字线WWL分别形成存内计算模块的不同位数的写字线WWL。
[0008]上述方案中，每个点乘累加转换模块由l个静态随机存储器组成；其中l为大于2的正整数；所有静态随机存储器的读位线RBL相连形成点乘累加转换模块的读位线RBL；所有静态随机存储器的负读位线RBLb相连形成点乘累加转换模块的负读位线RBLb；所有静态随机存储器的写位线WBL相连形成点乘累加转换模块的写位线WBL；所有静态随机存储器的负写位线WBLb相连形成点乘累加转换模块的负写位线WBLb；不同的静态随机存储器的读字线RWL分别形成点乘累加转换模块的不同位数的读字线RWL_AD；不同的静态随机存储器的写字线WWL分别形成点乘累加转换模块的不同位数的写字线WWL_AD。
[0009]上述方案中，每个存内计算模块的静态随机存储器的个数n与每个点乘累加转换模块的静态随机存储器的个数l之比等于神经元单元的个数，即n/l＝m+1。
[0010]上述方案中，静态随机存储器由每个静态随机存储器由2个PMOS管M1.1
‑
M1.2和6个NMOS管M1.3
‑
M1.8组成；PMOS管M1.1的源极和PMOS管M1.2的源极与电源电压VDDS相连；NMOS管M1.3的源极和NMOS管M1.4的源极与电源地GND相连；PMOS管M1.1的漏极、NMOS管M1.3的漏极、PMOS管M1.2的栅极、NMOS管M1.4的栅极、NMOS管M1.5的源极、NMOS管M1.7的栅极相连；PMOS管M1.2的漏极、NMOS管M1.4的漏极、PMOS管M1.1的栅极、NMOS管M1.3的栅极、NMOS管M1.6的漏极、NMOS管M1.8的栅极相连；NMOS管M1.5的栅极和NMOS管M1.6的栅极相连形成静态随机存储器的写字线WWL；NMOS管M1.7的源极和NMOS管M1.8的源极相连形成静态随机存储器的读字线RWL；NMOS管M1.7的漏极形成静态随机存储器的读位线RBL；NMOS管M1.5的漏极形成静态随机存储器的写位线WBL；NMOS管M1.8的漏极形成静态随机存储器的负读位线RBLb；NMOS管M1.6的源极形成静态随机存储器的负写位线WBLb。
[0011]上述方案中，位线预充电模块由3个PMOS管M2.1
‑
M2.3组成；PMOS管M2.1的源极和PMOS管M2.2的源极与电源电压VDD相连；PMOS管M2.1的栅极、PMOS管M2.2的栅极和PMOS管M2.3的栅极相连形成位线预充电模块的位线预充电线PRE；PMOS管M2.1的漏极和PMOS管M2.3的源极相连形成位线预充电模块的读位线RBL；PMOS管M2.2的漏极和PMOS管M2.3的漏极相连形成位线预充电模块的负读位线RBLb。
[0012]上述方案中，权重输入模块由4个PMOS管M3.1
‑
M3.4和4个NMOS管M3.5
‑
M3.8组成；PMOS管M3.1的源极、PMOS管M3.2的源极、PMOS管M3.3的源极和PMOS管M3.4的源极与电源电压VDD相连；NMOS管M3.5的源极、NMOS管M3.6的源极、NMO本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多相采样存内计算电路，其特征是，包括时序控制模块、符号判决模块和m+1个神经元单元；每个神经元单元均由位线预充电模块、权重输入模块、存内计算模块、点乘累加转换模块和钟控灵敏放大器；其中m为大于1的正整数；同一个神经元单元的位线预充电模块、存内计算模块、点乘累加转换模块和钟控灵敏放大器的读位线RBL相连，同一个神经元单元的位线预充电模块、存内计算模块、点乘累加转换模块和钟控灵敏放大器的负读位线RBLb相连；同一个神经元单元的权重输入模块、存内计算模块和点乘累加转换模块的写位线WBL相连，同一个神经元单元的权重输入模块、存内计算模块和点乘累加转换模块的负写位线WBLb相连；符号判决模块的符号输入线In_sym与时序控制模块的符号输入端相连；符号判决模块的符号判决线Jud_sym与时序控制模块的符号判决端相连；所有神经元单元的位线预充电模块的位线预充电线PRE与时序控制模块的位线预充电时序端连接；所有神经元单元的钟控灵敏放大器的钟控预充电线CLK_PRE与时序控制模块的钟控预充电时序端连接；所有神经元单元的钟控灵敏放大器的读使能线SAE与时序控制模块的读使能时序端连接；每个神经元单元的权重输入模块的输入线X与时序控制模块的不同输入时序端连接；每个神经元单元的钟控灵敏放大器的输出线Y与时序控制模块的不同输出时序端连接；所有神经元单元的存内计算模块的相同位数的读字线RWL与时序控制模块的一个存内计算读地址时序端连接，所有神经元单元的存内计算模块的相同位数的写字线WWL与时序控制模块的一个存内计算写地址时序端连接；所有神经元单元的点乘累加转换模块的相同位数的读字线RWL_AD与时序控制模块的一个点乘累加转换读地址时序端连接，所有神经元单元的点乘累加转换模块的相同位数的写字线WWL_AD与时序控制模块的一个点乘累加转换写地址时序端连接。2.根据权利要求1所述的一种多相采样存内计算电路，其特征是，每个存内计算模块由n个静态随机存储器组成；其中n为大于4的正整数；所有静态随机存储器的读位线RBL相连形成存内计算模块的读位线RBL；所有静态随机存储器的负读位线RBLb相连形成存内计算模块的负读位线RBLb；所有静态随机存储器的写位线WBL相连形成存内计算模块的写位线WBL；所有静态随机存储器的负写位线WBLb相连形成存内计算模块的负写位线WBLb；不同的静态随机存储器的读字线RWL分别形成存内计算模块的不同位数的读字线RWL；不同的静态随机存储器的写字线WWL分别形成存内计算模块的不同位数的写字线WWL。3.根据权利要求1所述的一种多相采样存内计算电路，其特征是，每个点乘累加转换模块由l个静态随机存储器组成；其中l为大于2的正整数；所有静态随机存储器的读位线RBL相连形成点乘累加转换模块的读位线RBL；所有静态随机存储器的负读位线RBLb相连形成点乘累加转换模块的负读位线RBLb；所有静态随机存储器的写位线WBL相连形成点乘累加转换模块的写位线WBL；所有静态随机存储器的负写位线WBLb相连形成点乘累加转换模块的负写位线WBLb；不同的静态随机存储器的读字线RWL分别形成点乘累加转换模块的不同位数的读字线RWL_AD；不同的静态随机存储器的写字线WWL分别形成点乘累加转换模块的不同位数的写字线WWL_AD。
4.根据权利要求2或3所述的一种多相采样存内计算电路，其特征是，每个存内计算模块的静态随机存储器的个数n与每个点乘累加转换模块静态的随机存储器的个数l之比等于神经元单元的个数，即n/l＝m+1。5.根据权利要求2或3所述的一种多相采样存内计算电路，其特征是，每个静态随机存储器由2个PMOS管M1.1
‑
M1.2和6个NMOS管M1.3
‑
M1.8组成；PMOS管M1.1的源极和PMOS管M1.2的源极与电源电压VDDS相连；NMOS管M1.3的源极和NMOS管M1.4的源极与电源地GND相连；PMOS管M1.1的漏极、NMOS管M1.3的漏极、PMOS管M1.2的栅极、NMOS管M1.4的栅极、NMOS管M1.5的源极、NMOS管M1.7的栅极相连；PMOS管M1.2的漏极、NMOS管M1.4的漏极、PMOS管M1.1的栅极、NMOS管M1.3的栅极、NMOS管M1.6的漏极、NMOS管M1.8的栅极相连；NMOS管M1.5的栅极和NMOS管M1.6的栅极相连形成静态随机存储器的写字线WWL；NMOS管M1.7的源极和NMOS管M1.8...

【专利技术属性】
技术研发人员：韦雪明，周立昕，蒋丽，
申请(专利权)人：桂林电子科技大学，
类型：发明
国别省市：