基于施密特触发器型反相器的物理不可克隆函数电路结构制造技术

本发明专利技术公开了基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构，包括行译码器、列译码器、多路选择器、基本单元阵列及直流电源，其中基本单元由交叉耦合的两个施密特触发器型反相器组成，每一施密特触发器型反相器的电路特性因半导体加工工艺的偏差而存在细微的差异。本发明专利技术基于集成电路设计技术，属于集成电路硬件安全技术领域，上述物理不可克隆函数电路结构，利用每一反相器电路特性的差别作为物理不可克隆函数电路结构的熵源，使所得到的物理不可克隆函数电路结构能够有效地抵抗温度、电压变化带来的干扰，具有适用电压范围广、可靠性高的特点，可作为静态随机存取存储器进行复用，从而大幅减小实际电路的面积、降低生产成本。降低生产成本。降低生产成本。

【技术实现步骤摘要】
基于施密特触发器型反相器的物理不可克隆函数电路结构


[0001]本专利技术涉及集成电路硬件安全
，尤其涉及一种基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构。

技术介绍

[0002]日前，随着物联网的发展，成千上万的物联网设备进入到了我们的生活，虽然人们的生活变得更加便利，但是广泛分布的物联网设备也使得人们的信息安全受到了威胁。与传统基于算法的密钥生成方式相比，使用物理不可克隆函数(Physically Unclonable Functions,PUF)电路来生成密钥的方式可以避免软件算法的安全性漏洞，同时所需要硬件资源更少，功耗更低。
[0003]物理不可克隆函数指的是对一个物理实体输入一个激励，利用其内在物理构造不可避免的随机差异，输出一个不可预测的随机响应的函数。不同于传统使用非易失性存储器(Non
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Volatile Memory,NVM)来存储密码的加解密算法，PUF是利用硅芯片上集成电路的物理参数在半导体加工过程中存在的不可避免的失配来为每一个芯片产生一组独特，随机且唯一的响应，使其能够更有效地抵抗各种不同的攻击。基于物理不可克隆函数原理所设计得到的集成电路即为物理不可克隆函数电路结构(PUF电路结构)。利用集成电路在制造过程中不可避免的工艺误差，物理不可克隆函数电路能够产生拥有高随机性的激励响应对(Challenge Response Pair,CRP)。PUF电路在上电以后就能够得到所需密钥，不需要再通过算法生成以及非易失性存储器存储，极大地提高了其安全性。
[0004]PUF电路按照CRP的最大数量可以分为两类。最大CRP个数与基本PUF电路单元数呈指数关系的为强PUF，例如仲裁器PUF；最大CRP个数与基本PUF电路单元数呈线性关系的为弱PUF，例如静态随机存取存储器(Static Random
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Access Memory，SRAM)PUF。
[0005]作为一款经典的PUF，SRAM PUF由于能够对静态随机存取存储器SRAM进行复用，可以极大地减小芯片成本。但是，直接利用静态随机存取存储器阵列作为PUF所产生的密钥性能较差，上电后重复读取的误码率相对较高，严重影响了PUF电路工作的可靠性。

技术实现思路

[0006]本专利技术实施例提供了一种基于交叉耦合施密特触发器型反相器(STI，Schmitt Trigger Inverter)的物理不可克隆函数电路结构，旨在解决现有技术方法中静态随机存取存储器的物理不可克隆函数电路结构所存在的上电后读取可靠性较低的问题。
[0007]本专利技术实施例提供了基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构，其中，包括行译码器、列译码器、多路选择器、基本单元阵列及直流电源；
[0008]所述基本单元阵列用于产生二进制的输出信号，所述基本单元阵列由N个基本单元列所组成，每一所述基本单元列包含M个基本单元，其中，M及N均为大于1的整数；
[0009]每一所述基本单元均由交叉耦合的两个施密特触发器型反相器所组成，每一所述施密特触发器型反相器的电路特性因半导体加工工艺的偏差而存在细微差异，每一所述基
本单元包含的一个所述施密特触发器型反相器的输入端与另一所述施密特触发器型反相器的输出端的连接点作为所述基本单元的第一耦合端，一个所述施密特触发器型反相器的输出端与另一所述施密特触发器的输入端的连接点作为所述基本单元的第二耦合端；
[0010]通过所述直流电源对每一所述基本单元的第一耦合端及第二耦合端进行充电；
[0011]所述行译码器与每一所述基本单元进行连接，用于从多行基本单元中选择其中一行基本单元的输出信号作为每一所述基本单元行的输出信号；
[0012]所述列译码器通过所述多路选择器与每一所述基本单元列进行连接，用于从多个所述基本单元列中选择一个基本单元列的输出信号输出。
[0013]所述基于施密特触发器的物理不可克隆函数电路结构，其中，所述施密特触发器包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管及第六晶体管；
[0014]所述第一晶体管的栅极、所述第二晶体管的栅极、所述第四晶体管的栅极及所述第五晶体管的栅极均与所述施密特触发器的输入端相连接，所述第二晶体管的漏极、所述第三晶体管的栅极、所述第四晶体管的漏极及所述第六晶体管的栅极均与所述施密特触发器的输出端相连接；
[0015]所述第一晶体管的源极与所述直流电源相连接、其漏极同时与所述第二晶体管的源极及所述第三晶体管的源极相连接，所述第五晶体管的漏极同时与所述第四晶体管的源极及所述第六晶体管的源极相连接、其源极接地，所述第三晶体管的漏极接地，所述第六晶体管的漏极与所述直流电源相连接。
[0016]所述基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构，其中，所述第一晶体管、所述第二晶体管及所述第三晶体管均为PMOS晶体管。
[0017]所述基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构，其中，所述第四晶体管、所述第五晶体管及所述第六晶体管均为NMOS晶体管。
[0018]所述基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构，其中，所述直流电源的电压可在0.1V
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0.15V，以及0.9V
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1.5V之间进行调节。
[0019]所述基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构，其中，所述直流电源的电压在0.9V
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1.5V之间调节时，所述交叉耦合的两个施密特触发器型反相器作为物理不可克隆函数电路进行密钥生成。
[0020]所述基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构，其中，所述M和N均为大于1的正整数。
[0021]所述基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构，其中，所述直流电源的电压在0.1V
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0.15V之间调节时，所述施密特触发器型反相器可以作为普通反相器进行使用，所述交叉耦合的两个施密特触发器型反相器可以作为静态随机存储器进行复用。
[0022]所述基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构，其中，所述物理不可克隆函数电路结构采用互补型金属氧化物半导体(Complementary
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metal
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oxide
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semiconductor,CMOS)工艺制作得到。
[0023]所述基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构，其中，所述物理不可克隆函数电路结构采用65nm的CMOS工艺制作得到。
[0024]本专利技术实施例提供了一种基于交叉耦合施密特触发器型反相器的物理不可克隆
函数电路结构，包括行译码器、列译码器、多路选择器、基本单元阵列及直流电源，基本单元由交叉耦合的两个施密特触发器型反相器所组成，每一施密特触发器型反相器的电路特性因半导体加工本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构，其特征在于，包括行译码器、列译码器、多路选择器、基本单元阵列及直流电源；所述基本单元阵列用于产生二进制的输出信号，所述基本单元阵列由N个基本单元列所组成，每一所述基本单元列包含M个基本单元，其中，M及N均为大于1的整数；每一所述基本单元均由交叉耦合的两个施密特触发器型反相器所组成，每一所述施密特触发器型反相器的电路特性因半导体加工工艺的偏差而存在细微差别，每一所述基本单元包含的一个所述施密特触发器型反相器的输入端与另一所述施密特触发器型反相器的输出端的连接点作为所述基本单元的第一耦合端，一个所述施密特触发器型反相器的输出端与另一所述施密特触发器型反相器的输入端的连接点作为所述基本单元的第二耦合端；通过所述直流电源对每一所述基本单元的第一耦合端及第二耦合端进行充电；所述行译码器与每一所述基本单元进行连接，用于从多行基本单元中选择其中一行基本单元的输出信号作为每一所述基本单元行的输出信号；所述列译码器通过所述多路选择器与每一所述基本单元列进行连接，用于从多个所述基本单元列中选择一个基本单元列的输出信号输出。2.根据权利要求1所述的基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构，其特征在于，所述施密特触发器包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管及第六晶体管；所述第一晶体管的栅极、所述第二晶体管的栅极、所述第四晶体管的栅极及所述第五晶体管的栅极均与所述施密特触发器的输入端相连接，所述第二晶体管的漏极、所述第三晶体管的栅极、所述第四晶体管的漏极及所述第六晶体管的栅极均与所述施密特触发器的输出端相连接；所述第一晶体管的源极与所述直流电源相连接、其漏极同时与所述第二晶体管的源极及所述第三晶体管的源极相连接，所述第五晶体管的漏极同时与所述第四晶体管的源极及所述第六晶体管的源极相连接、其源极接地，所述第三晶体管的...

【专利技术属性】
技术研发人员：赵晓锦，吴若阳，黄子臻，
申请(专利权)人：深圳大学，
类型：发明
国别省市：