多重栅极介电层的结构制造技术

本实用新型专利技术提供一种多重栅极介电层的结构。其中，该重栅极介电层的结构是包含一高介电常数介电层沉积于一具有原生氧化层的半导体基底上，该高介电常数介电层的介电常数大于８。该高介电常数介电层是不形成于一高效能组件区内，做为低漏电流组件区的一栅极介电层的一部分。（*该技术在2014年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术是有关于一种多重栅极介电层的结构，且特别是有关于一种可应用于高效能组件和低漏电流组件的双栅极介电层的结构。
技术介绍
多重功能的集成电路为目前整合的趋势，其必须具备在同一芯片(chip)上制造具有不同特性的晶体管。具体而言，为在同一芯片上设置不同厚度的栅极氧化层，以提供具有不同操作电压的晶体管。为了提升组件的操作速度，往往将逻辑电路(logic circuit)与内存电路(memory circuit)混合制作于同一芯片上，此种混合设置的组件称为嵌入式半导体装置(embedded semiconductor device)。通常，逻辑电路需要较薄的栅极氧化层，并能于约1.8至2.5伏特左右的操作电压下工作，以提高晶体管的切换速度(switching speed)；而存储单元区和其周边电路区则需要较厚的栅极氧化层，并能于约3.0至5.0伏特左右的操作电压下工作。传统在两个不同区域分别制造两种不同栅极氧化层厚度的方法，是先于硅基底上形成第一层栅极氧化层，之后借由光阻层保护第一区域的栅极氧化层，并利用蚀刻法移除第二区域的栅极氧化层。将光阻层移除之后，进行第二次的栅极氧化层的制程，以于第二区域形成具有第二厚度的栅极氧化层，而此时位于第一区域的第一栅极氧化层的厚度亦会增加。因此，硅基底的第一区域具有第一厚度的第一栅极氧化层，第二区域具有第二厚度的第二栅极氧化层。另外，美国专利第5,668,035号Fang等人揭露一种双栅极氧化层的制造方法，可以避免光阻直接接触栅极氧化层而使其受污染，其是首先在基底上形成第一栅极氧化层后，在存储单元区的第一栅极氧化层上形成第一多晶硅层，之后移除暴露于逻辑电路区的第一栅极氧化层，取而代之的是厚度较薄的第二栅极氧化层，之后形成一层第二多晶硅层，并利用微影蚀刻使第二多晶硅层覆盖于逻辑电路区的第二栅极氧化层上，继续于第一和第二多晶硅层上形成一层绝缘层，并利用微影蚀刻制程加以定义其与下方的第一和第二多晶硅层，以形成栅极电极。美国专利第6,265,325号Cao等人更揭露一种改良上述Fang案的制程的方法，其是于形成第二多晶硅层后，利用化学机械研磨法移除部分第二多晶硅层，使第一多晶硅层和第二多晶硅层具有相同的水平。不过，基本上，其形成双栅极氧化层的方法是相同的。美国专利第6,383,861号Gonzalez等人揭露一种在基底上形成一层氮化硅层，之后移除存储单元区的氮化硅层，接着于整个基底上成长一层氧化硅层，存储单元区所成长的氧化硅层的厚度会厚于逻辑电路区的氮化硅层上的氧化硅层的厚度。美国专利第6,168,958号Gardner等人揭露一种具有不同厚度的高介电常数介电层的制造方法，其是于基底上沉积一层厚度约为100-500埃介电常数约为20的介电层，并于此介电层上形成第一栅极导电层，接着利用微影蚀刻制程移除部分区域的第一栅极导电层，并蚀刻该区域暴露出的介电层，使其厚度降低至第二厚度，再于该区域的介电层上形成第二栅极导电层。
技术实现思路
有鉴于多重功能的集成电路对不同特性的晶体管的需求，本技术提供一种多重栅极介电层的结构。本技术提供一种多重栅极介电层的结构。其包括设置于高效能组件区的第一栅极介电层；以及设置于低漏电流组件区的由高介电常数介电层和界面介电层堆栈而成的第二栅极介电层。其中，界面介电层是位于高介电常数介电层和半导体基底之间，高介电常数介电层的介电常数大于8。本技术并一种多重栅极介电层的结构。其包括设置于第一区域的第一栅极介电层；设置于第二区域的由原生氧化层所构成的第二栅极介电层；以及设置于第三区由一高介电常数介电层和该原生氧化层堆栈而成的一第三栅极介电层。其中，第一栅极介电层的介电常数不同于第二栅极介电层的介电常数。其中，原生氧化层是位于高介电常数介电层和半导体基底之间，高介电常数介电层的介电常数大于8。本技术还提供一种多重栅极介电层的结构。其包括设置于第一区域的第一栅极介电层；设置于第二区域的由一沉积层所构成的一第二栅极介电层；设置于第三区域由一高介电常数介电层和该沉积层堆栈而成的一第三栅极介电层。其中，第一栅极介电层的材质包含半导体基底的一元素。其中，第一栅极介电层的介电常数不同于第二栅极介电层的介电常数。其中，沉积层是位于高介电常数介电层和半导体基底之间，高介电常数介电层的介电常数大于8。在第二实施例中，其中于半导体基底上的低漏电流组件区形成高介电常数介电层之后更包括移除高效能组件区的原生氧化层；以及于高效能组件区的半导体基底表面形成一介电层。而此介电层的方法包括进行氧化处理，或者是依序进行氧化处理和氮化处理。其中，氧化处理所使用的氧化气体包括水蒸气(H2O(g))、氧气(O2)、臭氧(O3)、一氧化一氮(NO)、一氧化二氮(N2O)之一者或其组合。因此，此介电层的材质包括SiO2、SiON、SiO2/SiON迭层之一者或其组合。在第三实施例中，其中于半导体基底上形成高介电常数介电层之前，更包括移除原生氧化层；且于半导体基底上形成高介电常数介电层，并移除位于高效能组件区的部分之后，更包括于高效能组件区的半导体基底表面以及低漏电流组件区的半导体基底表面和高介电常数介电层之间形成一界面介电层。其中，移除原生氧化层的方法包括在温度大致高于700℃下进行氢烘烤。其中，形成界面介电层的方法包括进行氧化处理，或者依序进行氧化处理和氮化处理。其中，氧化处理所使用的氧化气体包括水蒸气(H2O(g))、氧气(O2)、臭氧(O3)、一氧化一氮(NO)、一氧化二氮(N2O)之一者或其组合。因此，界面介电层的材质包括SiO2、SiON、SiO2/SiON迭层之一者或其组合。在第四实施例中，其中于半导体基底上形成高介电常数介电层之前，更包括移除原生氧化层；且于半导体基底上形成高介电常数介电层，并移除位于高效能组件区的部分之后，更包括于半导体基底表面形成一界面介电层；以及于低漏电流区的界面介电层上形成高介电常数介电层。其中，界面介电层的材质包括SiO2、SiON、SiO2/SiON迭层之一者或其组合。在第五实施例中，其中于半导体基底上形成高介电常数介电层之前，更包括移除原生氧化层。而且，于半导体基底上形成高介电常数介电层，并移除位于高效能组件区的部分之后，更包括于该半导体基底表面形成一界面介电层；于低漏电流区的界面介电层上形成高介电常数介电层；移除高效能组件区的界面介电层；以及于高效能组件区的半导体基底表面形成一介电层。其中，界面介电层的材质包括SiO2、SiON、SiO2/SiON迭层之一者或其组合。附图说明图1A至图1B为剖面图，其表示本技术第一实施例的分别于半导体基底的高效能组件区和低漏电流组件区形成栅极介电层的方法；图2A至图2D为剖面图，其表示本技术第二实施例的分别于半导体基底的高效能组件区和低漏电流组件区形成栅极介电层的方法；图3A至图3C为剖面图，其表示本技术第三实施例的分别于半导体基底的高效能组件区和低漏电流组件区形成栅极介电层的方法；图4A至图4B为剖面图，其表示本技术第四实施例的分别于半导体基底的高效能组件区和低漏电流组件区形成栅极介电层的方法；图5A至图5D为剖面图，其表示本技术第五实施例的分别于半导体基底的高效能组件区和低漏本文档来自技高网...

【技术保护点】
一种多重栅极介电层的结构，其特征在于，包括：一半导体基底，该半导体基底包含一高效能组件区及一低漏电流组件区；一第一栅极介电层，设置于该高效能组件区的该半导体基底表面；由一高介电常数介电层及一界面介电层堆栈而成的一第二 栅极介电层，设置于该低漏电流组件区的该半导体基底表面，该界面介电层是位于该高介电常数介电层及该半导体基底之间，该高介电常数介电层的介电常数大于８。

【技术特征摘要】
1.一种多重栅极介电层的结构，其特征在于，包括一半导体基底，该半导体基底包含一高效能组件区及一低漏电流组件区；一第一栅极介电层，设置于该高效能组件区的该半导体基底表面；由一高介电常数介电层及一界面介电层堆栈而成的一第二栅极介电层，设置于该低漏电流组件区的该半导体基底表面，该界面介电层是位于该高介电常数介电层及该半导体基底之间，该高介电常数介电层的介电常数大于8。2.根据权利要求1所述的多重栅极介电层的结构，其特征在于该第一栅极介电层的材质包括以下材质之一或其组合一原生氧化层、SiO2、SiON或SiO2/SiON迭层。3.根据权利要求1所述的多重栅极介电层的结构，其特征在于该高介电常数介电层的材质包括以下材质之一或其组合金属氧化物、金属氮氧化物、金属氮化物、金属硅酸盐或金属铝酸盐，且该界面介电层的材质包括SiO2、SiON或SiO2/SiON迭层。4.根据权利要求3所述的多重栅极介电层的结构，其特征在于该金属氧化物包括以下材质之一或其组合氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)或氧化钽(Ta2O5)；该金属氮氧化物包括氮氧化锆(ZrON)或氮氧化铪(HfON)；该金属硅酸盐包括硅酸锆(ZrSiO4)；该金属铝酸盐包括铝酸锆。5.根据权利要求1所述的多重栅极介电层的结构，其特征在于该第一栅极氧化层的等效氧化层厚度小于10埃。6.根据权利要求1所述的多重栅极介电层的结构，其特征在于该第二栅极氧化层中该高介电常数介电层的厚度介于2至500埃之间。7.根据权利要求1所述的多重栅极介电层的结构，其特征在于该第二栅极氧化层中该界面介电层的厚度介于2至30埃之间。8.一种多重栅极介电层的结构，其特征在于包括一半导体基底，该半导体基底包含一第一区域、一第二区域及一第三区域；一第一栅极介电层，设置于该第一区域的该半导体基底表面；由一氧化层所构成的一第二栅极介电层，设置于该第二区域的该半导体基底表面，其中该第一栅极介电层的介电常数不同于该第二栅极介电层的介电常数；由一高介电常数介电层及该氧化层堆栈而成的一第三栅极介电层，设置于该第三区域的该半导体基底表面，该氧化层是位于该高介电常数介电层及该半导体基底之间，该高介电常数介电层的介电常数大于8。9.根据权利要求8所述的多重栅极介电层的结构，其特征在于该第一栅极介电层...

【专利技术属性】
技术研发人员：杨育佳，杨富量，胡正明，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：实用新型
国别省市：71[中国|台湾]