有中部电源-接地脚的集成电路组件制造技术

集成电路设有电源脚伸到芯片封装件的外面。选择电源脚的位置使得相关的焊丝的长度达到最小值。而且，电源脚相互之间相邻配置以便减小相关焊丝的有效电感。与芯片上的缓冲器相连的输出脚设置在电源脚附近，以便减小缓冲器的电源线的长度，使寄生的电感效应进一步减小。在输出脚的外侧设置控制脚。因此，给例如具有各种不同布局的存储器集成电路提供了一种很好的标准连线脚保护核心。（*该技术在2010年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种集成电路块，这种集成电路块中包含至少一个带焊点的集成电路芯片、排列有多个连线脚和一个半导体基片，利用导体连线将芯片上的焊点与连线脚连接;这些连线脚包括至少一个第一电源连线脚和一个第二电源连线脚，分别接到第一电源电压和第二电源电压;半导体基片上至少有一个集成电路，并且设置有多个焊点，这些焊点包括用来分别接第一电源电压和第二电源电压的至少一个第一电源焊点和一个第二电源焊点。这种集成电路是众所周知的，例如成封装型，其中连线脚伸到密封体的外面。按照目前的集成电路技术水平，基片上可实现的最小结构尺寸为十分之一微米的数量级。然而，提高小型化程度随之会使电路对寄生效应更加敏感，这种效应的一个例子是在芯片内部电源线上产生感应脉动电压波。这种波一方面是工作的电路本身，另一方面是由焊丝和电源连线脚的电感所引起的。限制数字电路开关速度的主要因素便是产生了这些感应的脉动电压在集成电路中造成的有害影响。在封装的集成电路中，例如微处理器或存储器，电源连线脚彼此之间完全相反配置，已广泛作为一种标准。可参看“菲利浦技术手册IC10(PhilipsDataHandbookIC10)”，1987年、第103页，其中给出了SRAM的连线脚分布图，再参看“菲利浦技术手册IC14”，1987年，第322页，其中给出了微型控制器的连线脚分布图。然而，由于进一步地小型化以及钟频的最大值趋于提高，因而这种标准的缺点就变得更明显了。例如，位于第一电源连线脚和第二电源连线脚之间的滤波电容需要用长导线连接，因为两个相对的连线脚之间的距离很大。这些导线的寄生阻抗降低了滤波电容的效能。而且，这样长的导线也容易成为天线来接收或发射妨碍电路工作的干扰信号。此外，包括芯片(其上具有焊点，用来焊接与电源连线脚相连的焊丝)、焊丝和电源连线脚本身具有相当大的面积，使电感回路具有相当大的电感值。这就造成芯片内部的电源线上出现感应电压尖脉冲，这种尖脉冲会干扰集成电路的工作。还有，在常见的双列直插式集成电路中，电源连线脚和相关的焊丝的串接所具有的电通路长度可能是最长的，这就使其阻抗，尤其是感抗可能是最大的。除双列直插型排列以外，其它常见管脚的排列方式也具有类似的缺点。例如，微控制器的管脚排列，参见“菲利浦技术手册IC14”，1987年、第34页，连线脚排列在集成电路的四周。两个电源脚设置在集成电路的两个对边上。从而，连接在两个电源连线脚之间的滤波电容也形成了一个相当大的回路。其他的连线脚排列方式可以包括将连线脚排列成两行以上和两列以上的网格状。这种网格状的排列方式可以有较高的连线脚密度，这对功耗较大的集成电路来说尤其有利。特别是在大电流且电源变化大的高功耗环境中，其工作将受到上述感应效应的限制。因此，本专利技术的目的是提供一种对所说的寄生效应敏感较小的集成电路。为了达到这个目的，本专利技术的集成电路的特征在于第一电源脚和相关的导体连线所合计的第一电通路的长度，以及第二电源脚和相关的导体连线所合计的第二电通路的长度都等于或小于其他任意一个除电源脚之外的连线脚和相关的导体连线所合计的电通路的长度。于是，电源脚及其相关的导体连线串接的电感就可能是最低的。在一个实施例中，本专利技术的集成电路的特征在于，第一电源脚和第二电源脚彼此相邻配置。由于将第一和第二电源脚彼此紧挨着配置，使上面所描述的回路面积进一步大大缩小，从而使电感降至最小值。电源脚这样排列的另一个优点是，电源脚和相关的焊丝中的电流相互平行且方向相反，使得相邻的导线中产生的电磁场基本上相互抵消，因此，这样排列的电源脚和相关焊丝的总有效电感小于单根焊丝电感的一半。在另一个实施例中，本专利技术的集成电路的特征在于，至少有两个第一电源脚和两个第二电源脚。由于每种电源至少有两个电源脚和焊丝，故使每种电源通路上的电流减小至少1/2，因此，这种结构使得半导体内部的电源线，甚至更多的导线上，减小了干扰信号的幅度。在本专利技术的进一步的实施例中，连线脚包括一个输出脚，用来传送输出信号，其特征在于所说的输出脚与所说的电源脚之一相邻。当嵌入到一个数据处理系统中时，许多其他电路就可以互连到所说的输出脚上。每一个其他电路及其互连都具有阻抗。因此，用来将输出信号传送到其他电路中的输出脚通常比其他脚所传送的信号强。通过将输出脚设置得非常靠近所说的电源脚，使芯片和输出脚之间的距离仅仅略大于芯片和电源脚之间的距离。因此，相应的焊丝和输出脚的电感在量值上也仅仅略大一点。此外，大电流和电流高速变化效应对电源脚上的电源电压也只产生较弱的影响。对于后者来说，通过它们成对地出现而被很好地抑制。将输出连线脚设置得非常靠近电源连线脚的更大优点是在输出脚上，通过短馈线，供电给用来传送输出信号的输出缓冲器。这样，在缓冲器工作时，由电流快速变化而引起的感应电压尖脉冲的幅度，就会小于常见的集成电路在同样条件下产生的尖脉冲的幅度。在本专利技术的集成电路的更进一步的实施例中，连线脚进一步包括多个控制脚，例如一个时钟输入、或启动芯片、或允许读出或允许写入、或允许输出或启动程序、或输出、或复位输入、或中止输入或允许检测，其特征在于这些控制脚比非电源脚和非输出脚的其他连线脚更靠近预定的电源脚。通过在非常靠近成对的电源连线脚的地方设置控制连线脚，如时钟连线脚和启动脚，形成一个连线脚的中心部分。几乎所有集成电路都存在着形成的所说中心部分的连线脚。因此，芯片的设计者可以取这样的一个中心部分作为创作电路的起点，即这个中心部分受到的感应干扰的敏感度低，而且产生感应电压尖脉冲要少得多。根据本专利技术设计的电路的扩展可以容易地加以实现。对大多数连线脚的设置来说，因而，布局的主要部分是预定的。对于存储器来说这种设计方式尤其具有重大的优点，即就存储单元而论，仅仅地址空间的尺寸可能不同，而元件布局上却不会不同。利用本专利技术对CMOS存储器进行实验的结果表明，由于开关而引起的干扰电压的幅度要比常规馈电的存储器小4-5倍。下面将参照附图来描述本专利技术，附图说明图1表示常见的双列直插集成电路脚的排列。图2表示本专利技术的双列直插集成电路脚的排列。图3表示常见集成电路脚的排列，管脚配置在四周。图4表示本专利技术集成电路脚的排列，管脚配置在四周。图1表示出了一种常见的双列直插集成电路脚的排列。图示的是一个SRAM集成电路，其中包括封装在封装件112中的集成电路芯片100，为了清楚起见，只画出了封装件的一部分。芯片100上具有焊点如114和116，它们靠近芯片100的边缘。所示的焊点通过导体连线，例如象122和124那样的焊丝连接到脚1-24上，脚1-24伸到封装件112的外面。脚1-24和焊丝，如122和124使芯片100连接到外界。通过电源脚24和焊丝124给芯片100提供电压源Vcc，通过电源脚12和焊丝122给芯片100提供电压源GND。根据普遍采用的标准，电源脚12和24设置在彼此正好相反的位置上。连线脚9-11和13-17是输入/输出脚，用来传送数据。连线脚1-8、19、22和23是地址脚。连线脚18、20和21作为控制脚，分别为片选信号、允许输出信号和允许写入信号，用来控制芯片100。正如图中所看到的那样，焊点(其中包括焊点114和116)的位置与四周连线脚1-24的位置相对应。因而，在这种排列方式中，由电源本文档来自技高网...

【技术保护点】
一种集成电路块，包括至少一个集成电路芯片，芯片上有焊点，通过导体连线将焊点连接到连线脚上，连线脚中包括至少一个第一电源脚和一个第二电源脚，分别用来接受第一电压源和第二电压源，其特征在于，第一电源连线脚及其相关的导体连线合计的第一电通路长度，和第二电源连线脚及其相关的导体连线合计的第二电通路长度两者都等于或短于任何其他非电源连线脚的连线脚及其与所说的其他连线脚相关的导体连线的合计的电通路长度。

【技术特征摘要】
EP 1989-2-14 89200352.61.一种集成电路块，包括至少一个集成电路芯片，芯片上有焊点，通过导体连线将焊点，通过导体连线将焊点连接到连线脚上，连线脚中包括至少一个第一电源脚和一个第二电源脚，分别用来接受第一电压源和第二电压源，其特征在于，第一电源连线脚及其相关的导体连线合计的第一电通路长度，和第二电源连线脚及其相关的导体连线合计的第二电通路长度两者都等于或短于任何其他非电源连线脚的连线脚及其与所说的其他连线脚相关的导体连线的合计的电通路长度。2.一种集成电路块，包括至少一个集成电路芯片，芯片上有焊点，通过导体连线将焊点连接到连线脚上，连线脚包括至少一个第一电源脚和一个第二电源脚，分别用来接受第一电压源和第二电压源，其特征在于，第一电源脚及其相关的导体连线合计的第一电通路长度，和第二电源脚及其相关的导体连线合计的第二电通路长度，两者的总和等于或短于任何一对其他的两者都不是电源脚的连线脚及其相关的导体连线合计的电通路长度之和。3.按照权利要求1或2所说的集成电路块，其特征在于，至少一个第一电源脚与一个第二电源脚相邻排列。4.按照权利要求1、2或3所说的集成电路块，其特征在于，设置了至少两个第一电源脚，或者至少两个第二电源脚。5.按照权利要求3所说的集成电路块，其特征在于，设置了至少两组电源连线脚，每组包括一个相应的第一电源脚与一个相应的第二电源脚相邻排列。6.按照权利要求5所说的集成电路块，其特征在于，所说的这些组是有序的组，且在排列中轴对称配置。7.按照权利要求5或6所说的集成电路块，其特征在于，将各自的组设置在集成电路块的两个相对的边上。8.按照权利要求1、2、3、4、5、6或7所说的集成电路块，其中，连线脚包括一个用来传输一个输出信号或输出多个信号的一个输出脚或多个输出脚，其特征在于，将该输出脚或者至少多个输出连线脚中的大部分设置得离最靠近相关的输出脚或多个输出脚的电源脚比非电源连线脚或非输出连线脚的其他连线脚离得要较近。9.按照权利要求8所说的集成电路块，其中，连线脚包括至少一个用来接受控制信号的控制脚，用来控制集成电路芯片中电路的工作，例如一个时钟输入、或启动芯片、或允许读出、或允许写入、或启动程序、或允许输出、或复位输入、或中止输入、或允许检测，其特征在于，将在或沿排列中的每个控制脚设置得离最靠近所说的控制脚的电源脚，比非电源脚或非输出脚或非控制连线脚的任何其他连线脚离得要较近。10.一种半导体基片，其中至少有一个集成电路具有多个焊点的一种排列，这些焊点包括至少一个第一电源焊点和一个第二电源焊点，分别用来接受第一电压源和第二电压源，其特征在于，排列中至少有一个第一电源焊点与一个第二电源焊点相邻。11.按照权利要求10所说的半导体基片，其特征在于，至少有两个第一电源焊点或两个第二电源焊点。12.按照权利要求10所说的半导体基片，其特征在于，至少有两组电源焊点，每组包括一个各自的第一电源焊点与一个相应的第二电源焊点相邻。13.按照权利要求12所说的半导体基片，其特征在于，所说的组包括有序的组，在排列中轴对称配置。14.按照权利要求12或13所说的半导体基片，其特征在于，各组分别配置在基片相对的边上。15.按照权利要求10、11、12、13或14所说的半导体基片，其中，这些焊点分别包括一个用来传输一个输出信号或多个信号的一个输出焊点，其特征在于，将一个输出焊点或者至少多个输出焊点中的大部分焊点设置得离最靠近相关输出焊点的电源焊点，比非电源焊点或非输出焊点的其他焊点离得要较近。16.按照权利要求15所说的半导体基片，其特征在于，集成电路包含一个输出缓冲器，具有与输出焊点相连的输出端，其中...

【专利技术属性】
技术研发人员：罗埃洛夫赫尔曼威廉索尔特斯，贝蒂普材斯，
申请(专利权)人：皇家菲利浦电子有限公司，
类型：发明
国别省市：NL[荷兰]