分栅闪存器件及其制造方法技术

本发明专利技术提供一种分栅闪存器件及其制造方法，其中制造方法包括以下步骤：制作电荷俘获介质层；将第一目标区域对应的电荷俘获介质层刻蚀去除，第一目标区域为与栅极的中部区域对应的区域。本发明专利技术提供一种新的2

【技术实现步骤摘要】
分栅闪存器件及其制造方法


[0001]本专利技术涉及闪存器件制造
，特别涉及一种分栅闪存器件及其制造方法。

技术介绍

[0002]现有的2
‑
bit/cell(二比特/单元)电荷俘获型闪存(又名NROM：Nitrided ROM)的结构如图1所示。其操作方式如表1所示，其中，Program表示编程，Erase表示擦除，Read表示读取，Vg表示栅极电压，Vd表示漏极电压，Vs表示源极电压。该器件结构有如下特点，存储介质层是电荷俘获型材料Nitride(氮化物)，利用陷阱电荷在Nitride中不可自由移动的特性使得单个栅极结构可在源漏junction(结)上方各形成一个局部存储电荷的区域，从而实现2
‑
Bit存储(参照图1)。该器件采用沟道热电子(Channel hot electron)编程，带带隧穿产生的热空穴(Band
‑
to
‑
Band tunneling hot hole)进行擦除，采用反向读取操作进行数据读取(参照表1)。
[0003]表1
[0004][0005]该器件无法容忍过擦除效应。为了避免过擦除，需要更复杂的外围电路设计来辅助器件不发生过擦除操作。

技术实现思路

[0006]本专利技术要解决的技术问题是为了克服现有技术的电荷俘获型闪存器件不能承受过擦除的缺陷，提供一种分栅闪存器件及其制造方法。
[0007]本专利技术是通过下述技术方案来解决上述技术问题：
[0008]本专利技术提供一种分栅闪存器件的制造方法，分栅闪存器件包括二比特/单元分栅闪存器件，制造方法包括以下步骤：
[0009]制作电荷俘获介质层；
[0010]将第一目标区域对应的电荷俘获介质层刻蚀去除，第一目标区域为与栅极的中部区域对应的区域。
[0011]较佳地，制作电荷俘获介质层包括：
[0012]制作形成第一氧化硅层，在第一氧化硅层的上方制作形成第一氮化硅层，第一氧化硅层为底部栅介质层，第一氮化硅层为电荷俘获介质层。
[0013]较佳地，将第一目标区域对应的电荷俘获介质层刻蚀去除包括：
[0014]S11、在第一氮化硅层的上方依次制作形成第二氧化硅层、第二氮化硅层；
[0015]S12、将第二目标区域对应的第二氮化硅层刻蚀去除，第二目标区域为闪存单元区
域对应的区域，第二目标区域的宽度大于第一目标区域的宽度；
[0016]S13、在与第二目标区域对应的第二氧化硅层的上方沉积多晶硅层并进行各项异性刻蚀以形成多晶硅侧墙；
[0017]S14、以多晶硅侧墙为掩膜自对准依次对第一目标区域对应的第二氧化硅层、第一氮化硅层进行刻蚀。
[0018]较佳地，将第一目标区域对应的电荷俘获介质层刻蚀去除还包括：
[0019]S15、以第二氮化硅层、第二氧化硅层、第一氮化硅层、第一氧化硅层为停止层刻蚀去除多晶硅侧墙。
[0020]较佳地，将第一目标区域对应的电荷俘获介质层刻蚀去除还包括：
[0021]S16、进行各项异性刻蚀去除与第二目标区域对应的第二氧化硅层和与第一目标区域对应的第一氧化硅层。
[0022]较佳地，在制作电荷俘获介质层之前，制造方法还包括以下步骤：
[0023]在衬底上制作形成P型阱，P型阱为中
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高压P型阱；
[0024]制作电荷俘获介质层包括：
[0025]在P型阱的上方制作形成电荷俘获介质层。
[0026]较佳地，在步骤S16之后，制造方法还包括以下步骤：
[0027]S21、沉积形成栅极介质层，栅极介质层覆盖第二目标区域对应的第二氮化硅层的侧壁、第二目标区域对应的第二氧化硅层的侧壁、第二目标区域对应的第一氮化硅层的上表面、第一目标区域对应的第一氮化硅层的侧壁、第一目标区域对应的P型阱的上表面；
[0028]S22、在栅极介质层包围的空间中制作形成选择栅多晶硅层，并对选择栅多晶硅层进行掺杂；
[0029]S23、以第二氮化硅层作为停止层进行CMP(化学机械抛光)，并进行热氧化以在选择栅多晶硅层的顶端形成刻蚀保护氧化层。
[0030]较佳地，在步骤S23之后，制造方法还包括以下步骤：
[0031]S24、去除第二氮化硅层；
[0032]S25、以刻蚀保护氧化层、栅极介质层为掩膜自对准依次刻蚀第二氧化硅层、第一氮化硅层、第一氧化硅层；
[0033]S26、在P型阱中进行LDD(轻掺杂漏)/Halo(晕环)注入以形成轻掺杂漏区，轻掺杂漏区延伸至第一氧化硅层的下方。
[0034]较佳地，在步骤S26之后，制造方法还包括以下步骤：
[0035]沉积并刻蚀形成第一侧墙介质层、第二侧墙介质层，第一侧墙介质层为L形，第二侧墙介质层为L形；
[0036]在轻掺杂漏区下方注入杂质以形成源漏重掺杂区。
[0037]本专利技术提供一种分栅闪存器件，分栅闪存器件为二比特/单元分栅闪存器件，分栅闪存器件包括电荷俘获介质层，电荷俘获介质层包括一缺口，缺口设置于与栅极的中部区域对应的区域。
[0038]较佳地，分栅闪存器件采用本专利技术的分栅闪存器件的制造方法制造形成。
[0039]本专利技术的积极进步效果在于：本专利技术提供一种新的2
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bit/cell的电荷俘获型分栅闪存器件结构及其自制造工艺，与现有技术的NROM不同的是，该结构在栅极的正中间将电
荷俘获介质层自对准刻蚀去除，可避免两个Bit之间的存储的电荷在电场作用下的横向移动带来的干扰，引入选择栅器件使得器件可以容忍过擦除操作，此外，该工艺是自对准工艺，可以进一步减小闪存单元的面积，同时不受光刻工艺的限制。
[0040]本专利技术的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本专利技术的实践了解到。
附图说明
[0041]图1为现有技术中的一种NROM的结构示意图。
[0042]图2为本专利技术的一较佳实施例的分栅闪存器件的制造方法的流程图。
[0043]图3为本专利技术的一较佳实施例的分栅闪存器件的制造方法的制备形成P型阱的示意图。
[0044]图4为本专利技术的一较佳实施例的分栅闪存器件的制造方法的以多晶硅侧墙为掩膜进行刻蚀的示意图。
[0045]图5为本专利技术的一较佳实施例的分栅闪存器件的制造方法的去除多晶硅侧墙后的示意图。
[0046]图6为本专利技术的一较佳实施例的分栅闪存器件的制造方法的刻蚀第二氧化硅层和第一氧化硅层的示意图。
[0047]图7为本专利技术的一较佳实施例的分栅闪存器件的制造方法的制备形成刻蚀保护氧化层的示意图。
[0048]图8为本专利技术的一较佳实施例的分栅闪存器件的制造方法的制备形成轻掺杂漏区的示意图。
[0049]图9为本专利技术的一较佳实施例的分栅闪存器件的制造方法的制备形成源漏重掺杂区的示意图。
[0050]图10为本专利技术本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种分栅闪存器件的制造方法，其特征在于，所述分栅闪存器件包括二比特/单元分栅闪存器件，所述制造方法包括以下步骤：制作电荷俘获介质层；将第一目标区域对应的所述电荷俘获介质层刻蚀去除，所述第一目标区域为与栅极的中部区域对应的区域。2.如权利要求1所述的分栅闪存器件的制造方法，其特征在于，所述制作电荷俘获介质层包括：制作形成第一氧化硅层，在所述第一氧化硅层的上方制作形成第一氮化硅层，所述第一氧化硅层为底部栅介质层，所述第一氮化硅层为所述电荷俘获介质层。3.如权利要求2所述的分栅闪存器件的制造方法，其特征在于，所述将第一目标区域对应的所述电荷俘获介质层刻蚀去除包括：S11、在所述第一氮化硅层的上方依次制作形成第二氧化硅层、第二氮化硅层；S12、将第二目标区域对应的所述第二氮化硅层刻蚀去除，所述第二目标区域为闪存单元区域对应的区域，所述第二目标区域的宽度大于所述第一目标区域的宽度；S13、在与所述第二目标区域对应的所述第二氧化硅层的上方沉积多晶硅层并进行各项异性刻蚀以形成多晶硅侧墙；S14、以所述多晶硅侧墙为掩膜自对准依次对所述第一目标区域对应的所述第二氧化硅层、所述第一氮化硅层进行刻蚀。4.如权利要求3所述的分栅闪存器件的制造方法，其特征在于，所述将第一目标区域对应的所述电荷俘获介质层刻蚀去除还包括：S15、以所述第二氮化硅层、所述第二氧化硅层、所述第一氮化硅层、所述第一氧化硅层为停止层刻蚀去除多晶硅侧墙。5.如权利要求4所述的分栅闪存器件的制造方法，其特征在于，所述将第一目标区域对应的所述电荷俘获介质层刻蚀去除还包括：S16、进行各项异性刻蚀去除与所述第二目标区域对应的所述第二氧化硅层和与所述第一目标区域对应的所述第一氧化硅层。6.如权利要求5所述的分栅闪存器件的制造方法，其特征在于，在所述制作电荷俘获介质层之前，所述制造方法还包括以下步骤：在衬底上制作形成P型阱，所述P型阱为中
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【专利技术属性】
技术研发人员：许昭昭，
申请(专利权)人：华虹半导体无锡有限公司，
类型：发明
国别省市：