减少基层腐蚀的方法技术

本发明专利技术提供改进的硬掩模，以在半导体制造过程中减少基层腐蚀。硬掩模包括在第一和第二硬掩模层之间的腐蚀停止层。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及半导体制造，特别涉及减少基层薄膜腐蚀。在集成电路(IC)或芯片的制造中，通过腐蚀进入硅衬底产生特征，其中硅衬底可以包括或不包括一个或多个器件层。这些特征用于形成器件或器件的部分。诸如深槽(DT)的一种类型特征，例如，用于形成存储单元的槽式电容器。一般情况下，在用于形成随机存取存储器(RAM)集成电路(IC)或芯片的工艺中，在衬底的阵列区中腐蚀深槽阵列。然后从这些槽形成槽式电容器。这种槽式电容器用于产生存储单元阵列，其通过字线和位线互连以形成存储器IC。附图说明图1A-1D表示用于形成槽式电容器阵列的一部分工艺。如图1A所示，在衬底101表面上形成常规基层叠层110。基层叠层包括，例如，基层氧化物112和基层氮化物114的序列层。基层叠层的上面是包括，例如TEOS的硬掩模层116。硬掩模层用作形成DTs的硬掩模。在硬掩模上淀积一层光刻胶(未示出)并构图，从而选择暴露要形成DTs的阵列区内部的区域。然后用活性离子腐蚀(RIE)腐蚀衬底，形成DTs。RIE以在阵列区135中高于在非阵列(场)区130中的速率腐蚀硬掩模层，结果在场和阵列区之间产生大台阶。然后，至少在形成节电介质之后，用例如重掺杂多晶硅(poly)150填充槽。由于多晶硅是保形的，所以在RIE过程中产生的图形同样转移到多晶硅层。在图1B中，进行化学机械抛光(CMP)以提供平坦表面。CMP对硬掩模层是选择的，在不会有效地除去硬掩模的情况下除去多晶硅。正如所看到的那样，CMP腐蚀阵列区中的多晶硅，从而在其中形成凹陷。这称为表面凹陷(dishing)。由于存在大台阶，所以在CMP之后多晶硅残余物保留在阵列的边缘160上。剥落硬掩模层之后，如图1C所示，多晶硅“耳状物”165突出在DTs中的基层氮化层上。由于在形成图形的预先CMP步骤过程中多晶硅残余物保留在边缘上，所以在阵列边缘的耳状物比在中部或平直部分162中的耳状物高。例如，在边缘的耳状物的高度可以大于大约2500A，而平直部分的耳状物的高度可以在从约0到1500A的范围。需要修整CMP除去多晶硅耳状物。但是，如图1D所示，修整CMP引起阵列区中的基层氮化层的腐蚀。另外，基层氮化物腐蚀在边缘比在阵列区的平直部分严重。这种腐蚀引起栅阈值电压的变化，而且，在一些设计中，增加了掩埋带电阻，并且不利地影响成品率。从前面的论述中显然看出，希望提供用在腐蚀DTs中的改进的基层叠层。本专利技术涉及集成电路的制造。特别是，本专利技术提供用于形成深槽的改进技术。图1A-1D表示形成深槽的常规技术；图2表示槽式电容器DRAM单元；和图3A-3H表示根据本专利技术的一个实施例形成深槽的工艺。本专利技术涉及ICs的制造。一般，在诸如硅晶片的半导体衬底上并列处理多个ICs。其它类型的半导体晶片也可以使用。形成ICs之后晶片被切割，将它们分成独立的芯片。然后芯片封装并集成为，例如用户产品。这些产品包括，例如，个人计算机，蜂窝电话，和其它电子产品。为了讨论的目的，本专利技术结合形成一部分芯片来说明。特别是，本专利技术结合形成用在诸如DRAM单元的存储单元中的槽式电容器来说明。但是，本专利技术适用于一般ICs的制造，其包括随机存取存储器(RAMs)，动态RAMs(DRAMs)，同步DRAMs(SDRAMs)，和静态RAMs(SRAMs)。其它ICs包括逻辑器件，例如可编程序逻辑阵列，专用ICs(ASICs)，和合并逻辑DRAMs(埋入式DRAMs)。参见图2，其中示出了槽式电容器DRAM单元。这种DRAM单元在，例如，Nesbit et al.，带有自对准掩埋带(BEST)的0.6μm2256Mb槽式DRAM单元，IEDM93-627中有说明，在这里引用以供参考。如图所示，DRAM单元包括形成在衬底101中的槽式电容器260。一般，用多晶硅261填充槽，其中多晶硅261是用n-掺杂剂重掺杂的。用作电容器电极的多晶硅称为“存储节”。任意地，用n-型掺杂剂掺杂的掩埋板265围绕槽的下部分。掩埋板形成电容器的第二电极。在槽的上部分中的是用于减少寄生漏电流的轴环168。节电介质263将电容器的两平板分离开。提供包括n-型掺杂剂的掩埋阱270，以连接阵列中的DRAM单元的掩埋板。掩埋阱的上面是p-阱273。p-阱用于减少垂直漏电流。DRAM单元还包括晶体管110。晶体管包括栅212和扩散区213和214，它们包括n-型掺杂剂。扩散区作为源和漏。源和漏的设计取决于晶体管的操作。晶体管与电容器的连接是通过称为“节扩散区”的扩散区225实现的。栅，也称为“字线”，一般包括多晶硅366和氮化物368层。或者，层357是包括在多晶硅层上的硅化物的多晶硅硅化物层，诸如钼硅化物(MoSix)，钽硅化物(TnSix)，钨硅化物(WSix)，钛硅化物(TiSix)，或钴硅化物(CoSix)，以减少字线电阻。在一个实施例中，多晶硅硅化物层包括在多晶硅上的WSix。氮化物衬垫369覆盖栅叠层和衬底。氮化层368和氮化物衬垫用作对后来工艺的腐蚀或抛光停止层。提供浅沟槽隔离(STI)280以隔离DRAM单元和其它单元或器件。如图所示，在槽上形成字线220，并通过STI与之隔离。字线220称为“通过字线”。这种结构称为折叠式位线结构。也可以使用其它结构，例如开口或开口折叠式位线结构或单元设计。在字线上形成层间绝缘层289。在层间绝缘层上形成导电层，表示位线。在层间绝缘层中提供位线接触开口286，以使源213与位线290接触。多个这种单元构形为阵列。此单元阵列通过字线和位线互连。对单元的存取是通过激活相应字线和位线的单元实现的。图3A-3H表示形成槽式电容器阵列的工艺。提供其中形成有槽式电容器的衬底。该衬底，例如，是硅晶片。也可以使用其它半导体衬底，诸如，砷化镓，锗，绝缘体上的硅(SOI)，或其它半导体材料。该衬底，例如，可以是用预定导电性的掺杂剂轻掺杂或重掺杂的，以达到所要求的电特性。在衬底的表面上形成基层叠层310。基层叠层310，例如，是如图1A中所述的常规基层叠层。如图所示，基层叠层包括基层氧化层312和基层停止层314。基层氧化物是使用诸如热氧化的公知技术形成在衬底的表面上的。基层氧化物足够厚以减少应力和提高基层停止层与衬底的粘附性。基层氧化层的典型厚度约为10nm。基层氧化物的上面是基层停止层。基层停止层包括对用于填充槽的材料具有足够选择性的材料。在一个实施例中，基层腐蚀停止层包括氮化硅(Si3N4)，这是由于它具有对用于填充槽的多晶硅的相对低的腐蚀率。一般，多晶硅和腐蚀停止层之间的腐蚀选择性大约为60∶1。对于抛光来说，选择性大约为300∶1。氮化层是通过，例如，低压化学气相淀积(LPCVD)形成的。也可以使用用于淀积氮化层的其它技术。一般，基层氮化层约为200-220nm。在基层氮化物上面形成硬掩模层315。根据本专利技术，硬掩模层包括在第一和第二硬掩模层316和320之间的腐蚀停止层318。第一和第二硬掩模层包括足够致密或硬的以经受住在形成深槽过程中RIE的离子轰击的材料。另外，腐蚀掩模应该具有高于基层腐蚀停止层的湿腐蚀率。一般，选择性约大于80。在一个实施例中，硬掩模层包括非掺杂硅酸盐玻璃，例如TEOS。其它合适的硬掩模材料，例如硼掺杂的硅酸本文档来自技高网...

【技术保护点】
一种形成集成电路的方法，包括：提供衬底；在衬底上形成基层叠层；和在基层叠层上形成硬掩模，其中硬掩模包括在第一和第二硬掩模层之间的腐蚀停止层。

【技术特征摘要】
US 1997-12-29 9988561．一种形成集成电路的方法，包...

【专利技术属性】
技术研发人员：伯特兰弗莱特纳，罗伯特普莱塞尔，莫尼卡格舍德勒，
申请(专利权)人：西门子公司，
类型：发明
国别省市：DE[德国]