导通状态阻抗降低的常闭型晶体管及其制造方法技术

本公开涉及导通状态阻抗降低的常闭型晶体管及其制造方法。其中，一种常闭型电子器件，包括：半导体本体(15)，包括在缓冲层(11)之上延伸的异质结构(7)；凹陷栅电极(14)，在与平面(XY)正交的方向(Z)上延伸；第一工作电极(16)和第二工作电极(18)，位于栅电极(14)的对应侧处；以及有源区(15a)，在导通状态下容纳用于使电流在第一和第二工作电极之间流动的导电路径。电阻区域(6)至少部分地在缓冲层中的有源区中延伸，并且被设计为在器件处于截止状态下阻碍电流在第一和第二工作电极之间流动。栅电极(14)在半导体本体(15)中延伸到至少等于由电阻区域达到的最大深度的深度。电阻区域达到的最大深度的深度。电阻区域达到的最大深度的深度。

【技术实现步骤摘要】
导通状态阻抗降低的常闭型晶体管及其制造方法
[0001]分案申请说明
[0002]本申请是申请日为2016年5月24日、申请号为201610350411.2、名称为“导通状态阻抗降低的常闭型晶体管及其制造方法”的中国专利申请的分案申请。


[0003]本专利技术涉及导通状态阻抗下降的常闭型晶体管以及用于制造该晶体管的方法。

技术介绍

[0004]本领域已知具有异质结构的HEMT，具体由氮化镓(GaN)和氮化铝(AlGaN)制成。例如，HEMT器件由于它们的高击穿阈值而用作电源开关。此外，HEMT的导电沟道中的大电流密度能够获得导电沟道的低导通状态阻抗(R
ON
)。
[0005]为了在大功率应用中支持HEMT，引入了具有常闭型沟道的HEMT。具有凹陷栅极端子的HEMT器件已经证明尤其被有利地用作具有常闭型沟道的晶体管。例如，这种类型的器件从Wantae Lim等人的“Normally
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Off Operation of Recessed
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Gate AlGaN/GaN H本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种常闭型电子器件，包括：半导体本体，位于平面中，并且包括缓冲区域和在所述缓冲区域之上延伸的第一异质结构；所述半导体本体上的介电层，所述介电层具有第一表面；沟槽，延伸穿过所述介电层，并至少部分穿过所述缓冲区域；栅极介电层，位于所述沟槽中，并且位于所述介电层的第一表面上；所述沟槽中的凹陷的栅电极，凹陷的所述栅电极在所述半导体本体中沿与所述平面正交的方向至少部分地延伸穿过所述缓冲区域；第一工作电极和第二工作电极，在所述栅电极的相应侧处延伸；以及有源区，在所述栅电极旁边和下方在所述缓冲区域中延伸，并且被配置为在其中所述栅电极与所述第一工作电极之间的电压大于阈值电压的第一操作条件下，容纳用于在所述第一工作电极与所述第二工作电极之间的电流流动的导电路径，其中：所述缓冲区域中的所述有源区包括电阻层，所述电阻层被配置为：在其中所述栅电极与所述第一工作电极之间的第二电压低于所述阈值电压的第二操作状态下，阻碍电流在所述第一工作电极与所述第二工作电极之间流动，电阻层是在所述第一异质结构下方延伸的由III
‑
V族元素形成、且具有P型掺杂的化合物，所述栅电极在所述半导体本体中在所述方向上延伸至等于或大于所述电阻层达到的最大深度的深度，并且所述介电层被直接设置在凹陷的所述栅电极的上部下方、以及所述第一工作电极和所述第二工作电极的上部下方，所述介电层被设置在所述半导体本体的上表面与凹陷的所述栅电极的上部以及所述第一工作电极和所述第二工作电极的上部之间。2.根据权利要求1所述的常闭型电子器件，其中所述异质结构包括：如下材料的沟道层，该材料是包括氮化物的由III
‑
V族的元素形成的化合物；以及电子供应层，在所述沟道层之上延伸。3.根据权利要求1所述的常闭型电子器件，其中所述有源区包括在所述半导体本体中延伸、并且在所述电阻层之下的第二异质结构。4.根据权利要求3所述的常闭型电子器件，其中所述电阻层具有包括在10
15
离子/cm3与10
20
离子/cm3之间的掺杂物种类的浓度。5.根据权利要求3所述的常闭型电子器件，其中所述栅电极延伸到所述第二异质结构中。6.根据权利要求1所述的常闭型电子器件，其中：所述半导体本体包括半导体衬底；所述缓冲区域在所述衬底之上延伸，并且包括导电层，所述导电层为由III
‑
V族元素形成的本征类型的或具有N型掺杂的化合物；所述电阻层在所述导电层上延伸；并且所述栅电极在所述半导体本体中至少延伸到所述导电层。7.根据权利要求6所述的常闭型电子器件，其中：所述半导体本体包括界面层，所述界面层为由III
‑
V族元素形成化合物，并且在所述衬底与所述导电层之间延伸。
8.一种用于制造常闭型电子器件的方法，包括：在半导体本体上形成介电层，所述半导体本体在平面中延伸，并包括缓冲区域和在所述缓冲区域之上延伸的异质结构，所述介电层具有第一表面；形成延伸穿过所述介电层、并至少部分穿过所述缓冲区域的沟槽；在所述沟槽中、并且在所述介电层的所述第一表面上形成栅极介电层；在所述沟槽中形成凹陷的栅电极，所述栅电极沿与所述平面正交的方向至少部分延伸穿过所述缓冲区域；形成第一工作电极和第二工作电极，所述第一工作电极和所述第二工作电极被设置在所述栅电极的相应侧处，其中所述栅电极、以及所述第一工作电极和所述第二工作电极在所述栅电极旁边和下方在所述缓冲区域中限定了有源区，所述有源区被配置为：在其中所述栅电极与所述第一工作电极之间的第一电压大于阈值电压的第一操作条件下，容纳用于在所述第一工作电极与所述第二工作电极之间的电流流动的导电路径；以及在所述缓冲区域中的所述有源区中至少部分地形成电阻区域，所述栅电极在半导体本体中在所述方向上延伸至等于或大于电阻层达到的最大深度的深度，所述电阻区域被配置为：在其中所述栅电极与所述第一工作电极之间的第二电压小于所述阈值电压的第二操作条件下，阻碍电流在所述第一工作电极与所述第二工作电极之间流动，其中所述介电层被直接设置在凹陷的所述栅电极的上部下方、以及所述第...

【专利技术属性】
技术研发人员：F，
申请(专利权)人：意法半导体股份有限公司，
类型：发明
国别省市：