【技术实现步骤摘要】
系统时钟无毛刺切换电路及其复位实现方法
[0001]本专利技术涉及异步时钟切换
，尤指一种系统时钟无毛刺切换电路及其复位实现方法。
技术介绍
[0002]在芯片设计中，由于多时钟的设计，输出时钟常常需要在异步输入的不同时钟之间进行切换。切换过程中，为了避免切换后的时钟出现毛刺影响后续逻辑电路的正常工作，往往需要对切换电路进行特殊处理。
[0003]对于两两时钟切换，现有的无毛刺异步时钟切换电路采用两个输入时钟源CLK1/CLK2和两路时钟同步电路，两路时钟同步电路分别采用其中一个输入时钟源，且每路时钟同步电路采用两级寄存器处理(包括两个串联连接的D触发器)，在时钟切换控制信号SEL的控制下分别对两个时钟域进行同步，从而保证了切换时输出时钟无毛刺产生。具体，参见图1，在其中一路时钟同步电路中，第一级寄存器DFF1在时钟上升沿采样时钟切换控制信号SEL与另一路时钟同步电路的输出SEL2_R2经过逻辑(SEL&～SEL2_R2)处理生成的SEL1_T，输出信号SEL1_R1；第二级寄存器DFF2在时钟...
【技术保护点】
【技术特征摘要】
1.一种系统时钟无毛刺切换电路，其特征在于，包括：延时复位电路，用于在由系统生成的第一系统复位的控制下，复位时钟切换电路选择信号；及用于对所述第一系统复位进行3级延时生成第二系统复位；第一时钟切换电路，用于在第一时钟选择信号的控制下，对所述系统时钟无毛刺切换电路产生第一待切换时钟；及用于在延后生成的第二系统复位的控制下，产生第一复位时钟；第二时钟切换电路，用于在第二时钟选择信号的控制下，对所述系统时钟无毛刺切换电路产生第二待切换时钟；及用于在延后生成的第二系统复位的控制下，产生第二复位时钟；第三时钟切换电路，用于将所述第一待切换时钟和第二待切换时钟相或，产生切换后的最终系统时钟，所述切换后的最终系统时钟为系统复位时钟。2.如权利要求1所述的系统时钟无毛刺切换电路，其特征在于，所述延时复位电路中包括复位时钟切换电路控制信号电路和复位信号生成电路，其中，复位时钟切换电路控制信号电路中包括第一寄存器，用于在所述第一系统复位的控制下，复位时钟切换电路选择信号；复位信号生成电路中包括三个依次串联连接的第二寄存器、第三寄存器和第四寄存器，用于对所述第一系统复位进行延时生成第二系统复位。3.如权利要求2所述的系统时钟无毛刺切换电路，其特征在于，所述复位时钟切换电路中，第一寄存器的复位端接入系统生成的第一系统复位；当所述第一系统复位有效时，所述第一寄存器的输出端生成复位值，作为系统时钟无毛刺切换电路控制信号。4.如权利要求3所述的系统时钟无毛刺切换电路，其特征在于，所述复位时钟切换电路中，第一寄存器的时钟端与所述第三时钟切换电路的输出端连接，且所述第一寄存器上升沿触发。5.如权利要求2所述的系统时钟无毛刺切换电路，其特征在于，所述复位信号生成电路中，第二寄存器的输入端接入系统生成的第一系统复位；当所述第一系统复位有效时，所述复位信号生成电路中所述第一系统复位信号经过3个系统时钟周期后生成第二系统复位。6.如权利要求5所述的系统时钟无毛刺切换电路，其特征在于，所述复位信号生成电路中，第二寄存器、第三寄存器和第四寄存器的时钟端均与所述第三时钟切换电路的输出端连接，且所述第二寄存器、第三寄存器和第四寄存器均为上升沿触发。7.如权利要求2
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6任意一项所述的系统时钟无毛刺切换电路，其特征在于，所述第一时钟切换电路包括：第一与门，串联连接的第五寄存器和第六寄存器，及第二与门；所述第二时钟切换电路包括：反相器，第三与门、串联连接的第七寄存器和第八寄存器，及第四与门；其中，所述第一与门的一输入端与所述复位时钟切换电路的输出端连接，另一输入端与所述第八寄存器的反向输出端连接，输出端与所述第五寄存器的输入端连接；所述第一时钟选择信号分别接入所述第五寄存器和第六寄存器的时钟端；所述第六寄存器的输出端与所述第二...
【专利技术属性】
技术研发人员：于超，
申请(专利权)人：普冉半导体上海股份有限公司，
类型：发明
国别省市：
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