一种基于模块化设计的CPU网关高速主机板制造技术

本发明专利技术公开了一种基于模块化设计的CPU网关高速主机板，属于CPU高速线路板设计技术领域。通过将CPU网关高速主机板设计为3个模块，对于信号频率在6GT/s以上的高速信号集中在核心板模块上，核心板模块采用高速、低信号损耗的18层PCB板材，而对于频率在6GT/s以下的低速信号则集中在管理接口模块，并采用成本比较便宜的8

【技术实现步骤摘要】
一种基于模块化设计的CPU网关高速主机板


[0001]本专利技术涉及一种基于模块化设计的CPU网关高速主机板，属于CPU高速线路板设计


技术介绍

[0002]众所周知，国产CPU的性能、工艺水平、工程化水平都和国外CPU有很大差距，量产能力、工程一致性不好，导致设计难度加大、生产制造工艺复杂、良品率很难提升，制造成本居高不下，这些问题严重阻碍了国产CPU的推广应用。
[0003]国产CPU和其他体系CPU一样，集成有大量的高速信号和低速信号；而在设计CPU网关高速主机板需要考虑信号之间的干扰问题。通常的做法是采用多层PCB板以达到隔离信号间干扰的效果；比如，国外X特尔、美国超X采用12层PCB板；而基于设计、制造工艺的差距，国产CPU网关高速主机板需要设置18
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20层PCB板，比如国产申威的3231型号的CPU网关高速主机板采用20层PCB板，基于高速信号对于PCB的高质量要求，国产CPU网关高速主机板单就PCB成本来说就远高于国外X特尔、美国超X的成本(高约30
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50％)，而且由于CPU网关高速主机板的厚度尺寸要求，在2mm内设置18
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20层PCB板要比12层PCB难度系数更大，从而导致国产CPU的生产良品率较低。

技术实现思路

[0004]为了解决国产CPU存在的生产制造工艺复杂、良品率很难提升、制造成本居高不下的问题，本专利技术提供了一种基于模块化设计的CPU网关高速主机板，将CPU网关高速主机板分为3个模块，包括核心板模块、管理接口模块和外部接口卡模块；将高速率信号集成在其中核心板模块；将低速率信号集成在管理接口模块上。
[0005]一种基于模块化设计的CPU网关高速主机板，所述基于模块化设计的CPU网关高速主机板包括核心板模块、管理接口模块和外部接口卡模块；其中核心板模块上集成有信号频率6GT/s以上的高速信号；管理接口模块上集成有频率6GT/s以下的低速信号；核心板模块和管理接口模块通过高速连接器连接。
[0006]可选的，所述核心板模块上设置有CPU芯片、DDR4内存、PCIe4.0 Root以及对应的电源VR部分、高速时钟电路部分；核心板模块采用18层PCB板。
[0007]可选的，所述核心板模块采用的PCB板包括TU883和IT968。
[0008]可选的，所述管理接口模块上设置有电源分配管理、外部接口管理、带外管理电路、CPLD；所述外部接口卡模块选用标准的PCIe3.0/4.0接口。
[0009]可选的，所述管理接口模块采用10层PCB板。
[0010]可选的，所述管理接口模块采用的PCB板材包括TUC862和IT150GS。
[0011]所述核心板模块上设置有CPU芯片、DDR4内存、PCIe4.0 Root以及对应的电源VR部分、高速时钟电路部分；核心板模块采用高速、低信号损耗PCB板材，设置18层；所述管理接口模块上设置有电源分配管理、外部接口管理、带外管理电路、CPLD；所述外部接口卡模块
选用标准的PCIe3.0/4.0接口。
[0012]本专利技术有益效果是：
[0013]通过将CPU网关高速主机板设计为3个模块，对于信号频率在6GT/s以上的高速信号集中在核心板模块上，核心板模块采用高速、低信号损耗的18层PCB板材，而对于频率在6GT/s以下的低速信号则集中在管理接口模块，并采用成本比较便宜的PCB板材；核心板模块和管理接口模块之间通过高速连接器连接，只连接必须的相互交互的信号，连接的信号尽可能少，其他信号尽可能在核心板、管理接口板内部处理；从而降低了CPU的生产成本，而且由于核心板的功能简化、PCB面积减小、焊点大幅减少(约20000焊点)，可以大大降低设计、加工的工程风险，降低调试难度，提高良品率。
附图说明
[0014]为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0015]图1是本专利技术一个实施例提供的基于模块化设计的CPU网关高速主机板的模块结构示意图；
[0016]图2是本专利技术一个实施例提供的基于模块化设计的CPU网关高速主机板的核心板模块示意图；
[0017]图3是本专利技术一个实施例提供的基于模块化设计的CPU网关高速主机板的管理接口模块示意图。
具体实施方式
[0018]为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术实施方式作进一步地详细描述。
[0019]相关知识介绍：
[0020]CPU网关高速主机板上的高速信号分为PCIe和DDR信号，其中，PCIe4.0的信号频率达到16GT/S，PCI5.0的信号频率达到32GT/S，最新的申威32核CPU，每个CPU芯片有PCIe4.0信号40对，主机板为了扩充接口能力，往往还接了PCIe4.0交换芯片，再会增加40对PCIe4.0的高速差分信号；每个CPU芯片有8个DDR4存储控制器，8个存储通道，采用每通道推动2根DIMM内存插槽的方式，DDR4内存速率达到3200MT/s，每个CPU要连接16根DIMM内存插槽，2路CPU芯片的主机板要连接32根DIMM内存插槽，每对DDR4差分信号对速率要求6.4GT/s，每根DIMM内存插槽有240个引脚。
[0021]如上所述，PCIe和DDR这两种信号，信号传输速率高，信号线多，在主机板的生产过程中焊点数约80000个，线路的原理逻辑设计，PCB布局布线，后期的PCB制造、贴装，都非常复杂，难度非常高。
[0022]另一方面，CPU网关高速主机板上的低速信号，如南桥、北桥，带外管理部分的信号，信号频率相对较低，最高只有6GT/s，其差分信号线路数量也较少。
[0023]实施例一：
[0024]本实施例提供一种基于模块化设计的CPU网关高速主机板，参见图1，所述基于模块化设计的CPU网关高速主机板包括核心板模块、管理接口模块和外部接口卡模块；其中核心板模块上集成有信号频率6GT/s以上的高速信号；管理接口模块上集成有频率6GT/s以下的低速信号；核心板模块和管理接口模块通过高速连接器连接。
[0025]所述核心板模块上设置有CPU芯片、DDR4内存、PCIe4.0 Root以及对应的电源VR部分、高速时钟电路部分。由于此部分信号频率高，因此PCB板采用高速、低信号损耗的18层PCB板，比如TU883和IT968。
[0026]如图2所示，该核心板模块上包含CPU、DDR4插槽、PCIe桥接芯片及这些芯片必要的电源、时钟模块。设有CPU0和CPU1两个CPU芯片，CPU0和CPU1之间使用互联总线连接，互联总线分为A/B/C三路，每路总线有9lane，共27lane，即108个信号，单lane最高28Gbps速率。单个CPU芯本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于模块化设计的CPU网关高速主机板，其特征在于，所述基于模块化设计的CPU网关高速主机板包括核心板模块、管理接口模块和外部接口卡模块；其中核心板模块上集成有信号频率6GT/s以上的高速信号；管理接口模块上集成有频率6GT/s以下的低速信号；核心板模块和管理接口模块通过高速连接器连接。2.根据权利要求1所述的基于模块化设计的CPU网关高速主机板，其特征在于，所述核心板模块上设置有CPU芯片、DDR4内存、PCIe4.0 Root以及对应的电源VR部分、高速时钟电路部分；核心板模块采用18层PCB板。3.根据权利要求2所述的基于模块化设计的CP...

【专利技术属性】
技术研发人员：朱泽民，
申请(专利权)人：无锡宏创盛安科技有限公司，
类型：发明
国别省市：