具有III/VI族发射极的晶体管制造技术

一种晶体管（３０），包含： 基极（３２）； 集电极（４２）；以及 包含Ⅲ／Ⅵ族半导体的发射极（３６）。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及晶体管，更具体地，本专利技术涉及具有III/VI族发射极的晶体管。在金属中，费米能量EF处在能量间隔很紧密的容许量子态能带中间。因此，这就意味着无限小的电压便能将电子从较低能量的量子态提升到较高能量的量子态。所以，电子可以自由地通过金属，很容易让电子在材料中运动的能力容许金属携载电流，因而金属是优良导体。对于绝缘体而言，费米能量EF处在间隔很大的量子能态之间。因此，与金属相比，需要较大的电压才能将电子提升到更高的能级。绝缘体中的电子流动要少得多，依据给定的电压，绝缘体中的电子携载的电流远小于金属携载的电流。半导体与绝缘体相似之处在于，费米能量EF也处在相互有间隔的量子能态之间。不过，半导体中量子能态之间的间隙比绝缘体中的间隙更窄。这就能借助外部能量将半导体中的电子从能量较低价带中的量子态提升到能量较高价带中的量子态。使半导体中电子从一个量子态提升到另一个量子态的能力提供了电流流动所需的电子迁移率。电子的提升将在价带内产生带负电的移动导带电子(或自由电子)和带正电的空穴。自由电子和空穴两者都是支持电流流动的移动电荷载流子。通过向半导体加入电离杂质或掺杂剂，可以提高半导体中正电荷载流子或负电荷载流子的密度。未加入杂质的半导体材料称为本征半导体，加入掺杂剂的半导体材料则称为非本征半导体。正电荷载流子(或空穴)密度提高的非本征半导体称为p型半导体。负电荷载流子(或自由电子)密度提高的非本征半导体称为n型半导体。晶体管和其它半导体器件是以特性各异的不同半导体材料之间形成的结为基础。在异质结中，不同的体半导体材料区域在界面处相接合。例如，n型半导体可以与p型半导体相接合。在同质结中，相同体材料(全为n型或全为p型)的区域在界面处相接合，每个半导体材料可能有不同的掺杂剂浓度或类型，以形成不同的半导体参数。在两种半导体材料之间的界面或结处，由于自由电子从n型区移进邻接的p型区，在那里自由电子与空穴相结合，从而形成耗尽区。这就能有效地使自由电子和电子空穴变成为束缚价电子。耗尽区中的束缚价电子形成防止其它自由电子从n型材料迁徒进入p型材料的势垒。将电压的正端与p型材料相连，而将电压的负端与n型材料相连，便可以向半导体材料加正偏压。随着正偏压的增加，耗尽区变窄，最终将消失。这时，随着电压的进一步增加，电流开始在半导体材料之间流动。当移去正偏压或将正偏压减小到重新出现耗尽区时，电流便不在半导体之间流动。半导体常常结合使用在微型电路器件中。已知的微型电路可能有双极型晶体管、金属-氧化物半导体(MOS)晶体管、二极管、电阻器或它们的任何组合。双极型晶体管至少有三个半导体区域由第一类半导体材料构成的基极、以及由第二类半导体材料构成的集电极和发射极。结合双极型晶体管的微型电路往往采用基于硅(Si)的材料和工艺进行制作。使基于硅的双极型晶体管的性能达到最佳乃是硅集成电路制造业所追求的目的。在促进这一目的的实现时，双极型晶体管的垂直尺寸将按比例缩小(Scaling-back)，而尺寸按比例缩小可能造成对器件工作的某些限制。例如，当基极厚度减小时，为了控制耗尽区和维持低的基极电阻，必须提高掺杂水平。遗憾的是，提高基极的掺杂水平将使双极型晶体管的增益(和因而使适用性)降低。本专利技术的另一目的在于提供一种制造BiMOS微型电路的工艺，包括形成第一半导体材料的埋层；形成至少一个MOS晶体管的栅极氧化物；在栅极氧化物上形成多晶硅层；形成第二半导体材料的基极；形成第三半导体材料的MOS晶体管的源极和漏极；以及在基极上形成III/VI族半导体的发射极。图2-4示出III/VI族半导体HBT的一种实施方案的样品特性曲线。图5A-5D示出一种微型电路器件实施方案中，埋层形成和隔离的图6示出在同一实施方案的微型电路器件上形成的III/VI族半导体HBT和金属-氧化物半导体(MOS)的实施方案。图7示出制作具有III/VI族半导体HBT和MOS晶体管的BiMOS器件的工艺流程的实施方案。附图说明图1的实施方案中所示异质结双极型晶体管(HBT)30具有由耦合到基极接触34并耦合到由III/VI族半导体层制成的发射极36(这里表示为InSe)的p型材料制成的基极32。InSe发射极36是n型本征半导体，既可以作为本征半导体使用，也可以用n型杂质对InSe发射极36掺杂，以形成比基本上纯净的InSe发射极36有更多自由电子的n型材料。InSe发射极36也与发射极接触38相耦合。N型半导体层40与基极32相连。由增强的n型半导体层或N1型半导体制成的隐埋集电极42同集电极接触44和n型半导体层40相连。尽管最好是具有隐埋集电极42，但HBT仍可以不用隐埋集电极42来制作。在这种情况下，n型半导体层40起集电极作用，并同基极32和集电极接触44相连。如图1所示，异质结双极型晶体管(HBT)30的这种实施方案是n型器件，因为发射极是n型半导体、基极是p型半导体以及集电极是n型半导体。也可能将III/VI族发射极HBT做成p型器件。为此，InSe发射极36必须用p型杂质掺杂，直到它起p型材料的作用为止。基极32用n型材料制作。N型半导体层40可用p型半导体层代替；以及隐埋集电极42可用增强的P1材料代替。尽管有可能实现III/VI族发射极HBT 30的p型方案，但出于说明目的，说明书全文都采用n型方案。然而，本说明书意在覆盖n型器件和p型器件。基极32、n型半导体层40和隐埋导体42最好是用基于硅(Si)的材料制作。如上所述，基于硅的材料已用n型或p型杂质掺杂。InSe发射极36可以在基于硅的基极32上外延生长。与早先基于硅的发射极的0.8eV-1.1eV能量带隙相比，由于InSe在价电子的容许量子能态之间可以有宽的能量带隙(1.4eV-1.9eV或更大)，故InSe发射极3 6和基极32可能做得更薄，同时在基极32与发射极36之间仍然维持小的耗尽区且不降低双极增益。与带隙宽的其它材料如GaP、半绝缘多晶硅薄膜、掺氧硅外延薄膜，SiC和掺磷酸盐的氢化微晶硅Si相比，外延生长的InSe发射极36还具有温度要求较低、体电阻和接触电阻小以及在随后的互连过程中稳定性良好等优点。表1列出具有InSe发射极36的一个HBT 30实施方案的模拟值。 表1图2针对表1中包含的HBT 30示出几条集电极电流(Ic)-集电极电压(Vc)曲线48。图3针对表1中包含的值示出集电极电流50(Ic)和基极电流52(IB)随基极电压54(VB)变化的曲线。为了展示在给定VB54的情况下从IB52到Ic50的相关电流增益，图中还绘出增益56曲线。图4示出截止频率曲线58随Ic的变化。图2-4表明，正如表1中的参数所说明的那样，HBT具有适当的增益和频率响应。通过改变基极厚度、基极的掺杂水平和/或发射极的掺杂水平，可以改变HBT30的性能，以满足特定的增益和频率响应标准。这样的改变完全处在本领域技术人员的能力范围，而表1中所示的值在任何情况下都不意味着是被限制于此的。在原子晶格水平上，InSe发射极36是层状半导体化合物。各层之间通过范德瓦尔斯(Van de Walls)力彼此互作用；而在层内，原子则受价力束缚。范德瓦尔斯力比价力小，因而允许层之间弯曲。InSe发射极本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种晶体管(30)，包含基极(32)；集电极(42)；以及包含III/VI族半导体的发射极(36)。2.权利要求1的晶体管(30)，其中III/VI族半导体选自包括GaS、GaSe、GaTe、InS、InSe、InTe和T1S的组。3.权利要求1的晶体管(30)，其中基极(32)包含p型半导体材料；以及集电极(42)包含n型半导体材料。4.权利要求1的晶体管(30)，其中III/VI族半导体被掺杂，使之起p型半导体的作用；基极包含n型半导体；以及集电极包含p型半导体。5.权利要求1的晶体管(30)，其中，集电极(42)包含隐埋集电极。6.一种微型电路(图6)，包含至少一个金属-氧化物半导体(MOS)晶体管(80B)和权利要求1，2，3，4或5的晶体管(30，80A)。7.制造BiMOS微型电路(图5-7)的工艺，包括形成第一半导体材料...

【专利技术属性】
技术研发人员：H·廖，B·S·B·叶，
申请(专利权)人：惠普开发有限公司，
类型：发明
国别省市：