半导体器件，以及用于在这种半导体器件中自动设计布线图的布线图设计系统技术方案

在其中限定有多个区域部分的半导体器件中，基本多层布线分布位于半导体衬底上，并且半导体衬底和基本多层布线分布都具有内电路区域部分和在每一个区域部分中限定的Ｉ／Ｏ区域部分。多个电路产生于电路区域部分，并且Ｉ／Ｏ缓存产生于Ｉ／Ｏ区域部分。Ｉ／Ｏ缓存合适地电气连接到基本分布中的电路。外部多层布线分布位于基本分布上，并且具有电源电极焊盘、接地电极焊盘、在它的上表面上形成和分布的至少一个信号电极焊盘，以及在它里面产生的布线图，以在Ｉ／Ｏ缓存和电极焊盘之间建立电气连接。布线图包括多个导电路径，用于在Ｉ／Ｏ缓存和电源电极焊盘之间建立电气连接，多个导电路径，用于在Ｉ／Ｏ缓存和接地电极焊盘之间建立电气连接，以及导电路径，用于在Ｉ／Ｏ缓存和信号电极焊盘之间建立电气连接，并且所有导电路径地特点是相互都具有相同的宽度。

【技术实现步骤摘要】

本专利技术涉及半导体器件，以及用于自动设计用于半导体器件上的电极焊盘的布线图的布线图设计系统。
技术介绍
典型的半导体器件，一般被称为IC(集成电路)芯片，它包括其上提供有基本多层布线分布的半导体衬底，并且该基本多层布线分布被区分成中心内电路区域部分和包围着中心内电路区域部分的外围输入/输出(I/O)区域部分。在中心内电路区域部分，在半导体衬底中限定了各种活性区，并且在基本多层布线分布中形成了构图布线层，从而在中心内电路区域部分中产生了多个内电路。另外，在外围I/O区域部分中产生和分布有输入/输出(I/O)缓存和电源电压缓存。I/O缓存的尺寸要比电源电压缓存的尺寸小一些。电源电压缓存分立地分布于外围I/O区域部分中，并且I/O缓存排列在两个相邻的电源电压缓存之间，正如例如JP-A-2001-060625中所公开的那样。内电路区域部分通过包括于在基本多层布线分布中形成的构图布线层中的导电路径作为媒介，合适地电气连接到I/O缓存，并且每一个电源电压缓存通过在基本多层布线分布中形成的布线构图作为媒介，电气连接到位于它两面上的一些I/O缓存，从而为I/O缓存提供了电源。半导体器件进一步包括位于基本多层布线分布上的外部多层布线分布，并且在外部多层布线分布的上表面上具有多个信号电极焊盘和多个电源电极焊盘。每一个信号电极焊盘通过在外部多层布线分布中形成的导电信号路径作为媒介，电气连接到相应的I/O缓存，并且每一个电源电极焊盘通过在外部多层布线分布中形成的导电电源路径作为媒介，电气连接到相应的电源缓存。由于通过有关的导电电源路径为连接到每一个电源电压缓存的所有I/O缓存都提供了电源，因此用于在电源电极焊盘和电源电压缓存之间建立电气连接的每一个导电电源路径具有相对较大的宽度，大量电流流经导电电源路径。另一方面，用于在信号电极焊盘和I/O缓存之间建立电气连接的每一个导电信号路径要比导电电源路径窄一些。在该现有半导体器件中，I/O缓存的分布受限，表现在I/O缓存必须排列在两个相邻的电源电压缓存之间。换句话说，在外围I/O区域部分中不可能以较高的密度来产生I/O缓存，并且这对于半导体的微型化是不利的。进而，在外部多层布线分布中自动设计导电电源路径和导电信号路径的布线图是比较麻烦和困难的，因为布线图必须通过较宽的导电电源路径和较窄的导电信号路径来形成。结果，在外部多层布线分布中布线图的设计自由度是相当受限的。JP-A-HEI06-061428公开了包含半导体衬底的倒装晶片型半导体器件，半导体衬底上提供有基本多层布线分布，并且该基本多层布线分布被区分成多个区域部分。在每一个区域部分中，在半导体衬底中限定了各种活性区，并且在基本多层布线分布中形成了构图布线层，从而在有关的区域部分中产生了多个内电路。另外，在每一个区域部分中产生了输入/输出(I/O)缓存，内电路通过包括于构图布线层中的导电路径作为媒介，合适地电气连接到I/O缓存。倒装晶片型半导体器件进一步包括位于基本多层布线分布上的外部多层布线分布，并且外部多层布线分布以与基本多层布线分布完全相同的方式被区分成多个区域部分。每一个区域部分都具有多个信号电极焊盘和一对电源电极焊盘，其形成于有关的区域部分的上表面上。每一个信号电极焊盘通过在外部多层布线分布中形成的导电信号路径作为媒介，电气连接到相应的I/O缓存。另一方面，每一个电源电极焊盘通过在外部多层布线分布中形成的电源总线作为媒介，电气连接到相应的I/O缓存。特别地，电源总线包括连接到有关的电源焊盘的主总线部分，由主总线部分延伸出的辅助总线部分，以及由辅助总线部分延伸出去并且连接到各个I/O缓存的分支部分，从而为I/O缓存提供电源。在该现有倒装晶片型半导体器件中，由于通过电源总线为I/O缓存提供了电源，因此没有在基本多层布线分布中产生电源电压缓存。这对于倒装晶片型半导体的微型化是有利的，因为在基本多层布线分布中可以以较高的密度来产生内部电路和I/O缓存。不过在实际中，倒装晶片型半导体器件的微型化并没有前景可言，表现在电源总线在外部多层布线分布中占有相当大一块面积。另外，在外部多层布线分布中自动设计电源总线的布线图是比较麻烦和困难的，因为每一个电源总线必须通过相对复杂的和经过加宽的导电路径来形成，结果导致在外部多层布线分布中布线图的设计自由度受到限制。
技术实现思路
因此，本专利技术的目标是提出一种半导体器件，它包括用于在输入/输出缓存和各种电极焊盘之间建立电气连接的导电路径的布线图，其中导电路径之间基本上具有相同的宽度，以便能易于导电路径布线图的自动设计。本专利技术的另一个目标是提出一种设计系统，用于自动设计这种导电路径布线图。根据本专利技术的一个方面，提出的半导体器件中限定了多个区域部分。该半导体器件包括半导体衬底和位于半导体衬底上的基本多层布线分布，并且半导体衬底和基本多层布线分布都具有内电路区域部分和在每一个区域部分中限定的输入/输出(I/O)区域部分。多个内电路产生于内电路区域部分，并且输入/输出(I/O)缓存产生于I/O区域部分。I/O缓存合适地电气连接到基本多层布线分布中的内电路。半导体器件进一步包括外部多层布线分布，它位于基本多层布线分布上，并且具有电源电极焊盘、接地电极焊盘、在它的上表面上形成和分布的至少一个信号电极焊盘，以及在它里面产生的布线图，以在I/O缓存和电极焊盘之间建立电气连接。布线图包括多个电源导电路径，用于在I/O缓存和电源电极焊盘之间建立电气连接，多个接地导电路径，用于在I/O缓存和接地电极焊盘之间建立电气连接，以及信号导电路径，用于在I/O缓存和信号电极焊盘之间建立电气连接，并且所有导电路径的特点是相互都具有相同的宽度。在该半导体器件中，电源导电路径数目是根据在I/O缓存和电源电极焊盘之间流动的预定量的电流来决定的。在这种情况下，接地导电路径数目等于电源导电路径数目。优选情况下，I/O缓存具有多个输入/输出(I/O)胞元，并且每一个I/O胞元上都限定有电源端口、接地端口和信号端口。在这种情况下，每一个电源导电路径电气连接到电源端口之一，每一个接地导电路径电气连接到接地端口之一，并且每一个信号导电路径电气连接到信号端口之一。外部多层布线分布可以包括在基本多层布线分布上形成的最下绝缘层，在最下绝缘层上形成的至少一个中间绝缘层，以及在中间绝缘层上形成的最上绝缘层。每一个电源导电路径和接地导电路径包括形成于最下绝缘层上的下层导电路径段和形成于中间绝缘层上的上层导电路径段。下层导电路径段的一端通过形成于基本多层布线分布和外部多层布线分布的最下绝缘层中的通路结构，电气连接到I/O缓存的I/O胞元的相应端口，下层导电路径段的另一端通过形成于中间绝缘层中的通路结构，电气连接到上层导电路径段的一端，并且上层导电路径段的另一端通过形成于最上绝缘层中的通路结构，电气连接到相应的电极焊盘。根据本专利技术的另一方面，提出了用于在上述半导体器件的外部多层布线分布中设计布线图的布线图设计系统。布线图设计系统包括的步骤有显示单元，显示用于产生半导体器件的半导体芯片表面；区域部分限定系统，根据其芯片尺寸来在所显示的半导体芯片表面上限定多个区域部分；电极焊盘阵列限定系统，在所显示的半导体芯片表面上规则地限定了多个电极焊盘，以便在每一个区域本文档来自技高网...

【技术保护点】
一种半导体器件（２６），其中限定有多个区域部分（２８），该半导体器件包含：半导体衬底（３３）；基本多层布线分布（３４），位于所述半导体衬底上，半导体衬底和基本多层布线分布都具有内电路区域部分（２９）和在每一个所述区域部分中限 定的输入／输出（Ｉ／Ｏ）区域部分（３０），多个内电路产生于所述内电路区域部分，并且输入／输出（Ｉ／Ｏ）缓存（３７）产生于所述Ｉ／Ｏ区域部分，所述Ｉ／Ｏ缓存合适地电气连接到所述基本多层布线分布中的所述内电路；以及外部多层布线分布（３５ ），位于所述基本多层布线分布上，并且具有电源电极焊盘（ＰＶＤＤ）、接地电极焊盘（ＧＶＤＤ）、在它的上表面上形成和分布的至少一个信号电极焊盘（ＰＳＩＧ１、ＰＳＩＧ２、ＰＳＩＧ３、ＰＳＩＧ４、ＰＳＩＧ５），以及在它之中产生的布线图（３９），以在所述Ｉ／Ｏ缓存和所述电极焊盘之间建立电气连接；其中所述布线图包括用于在所述Ｉ／Ｏ缓存和所述电源电极焊盘之间建立电气连接的多个电源导电路径（ＰＰＨ１、ＰＰＨ２、ＰＰＨ３、ＰＰＨ４），用于在所述Ｉ／Ｏ缓存和所述接地电极焊盘之间建立电气连 接的多个接地导电路径（ＧＰＨ１、ＧＰＨ２、ＧＰＨ３、ＧＰＨ４），以及用于在所述Ｉ／Ｏ缓存和所述信号电极焊盘之间建立电气连接的信号导电路径（ＳＰＨ１、ＳＰＨ２、ＳＰＨ３、ＳＰＨ４、ＳＰＨ５），并且所有导电路径的特征是相互都具有相同的宽度。...

【技术特征摘要】
JP 2003-9-16 322488/20031.一种半导体器件(26)，其中限定有多个区域部分(28)，该半导体器件包含半导体衬底(33)；基本多层布线分布(34)，位于所述半导体衬底上，半导体衬底和基本多层布线分布都具有内电路区域部分(29)和在每一个所述区域部分中限定的输入/输出(I/O)区域部分(30)，多个内电路产生于所述内电路区域部分，并且输入/输出(I/O)缓存(37)产生于所述I/O区域部分，所述I/O缓存合适地电气连接到所述基本多层布线分布中的所述内电路；以及外部多层布线分布(35)，位于所述基本多层布线分布上，并且具有电源电极焊盘(PVDD)、接地电极焊盘(GVDD)、在它的上表面上形成和分布的至少一个信号电极焊盘(PSIG1、PSIG2、PSIG3、PSIG4、PSIG5)，以及在它之中产生的布线图(39)，以在所述I/O缓存和所述电极焊盘之间建立电气连接；其中所述布线图包括用于在所述I/O缓存和所述电源电极焊盘之间建立电气连接的多个电源导电路径(PPH1、PPH2、PPH3、PPH4)，用于在所述I/O缓存和所述接地电极焊盘之间建立电气连接的多个接地导电路径(GPH1、GPH2、GPH3、GPH4)，以及用于在所述I/O缓存和所述信号电极焊盘之间建立电气连接的信号导电路径(SPH1、SPH2、SPH3、SPH4、SPH5)，并且所有导电路径的特征是相互都具有相同的宽度。2.如权利要求1所述的半导体器件，其中所述电源导电路径(PPH1、PPH2、PPH3、PPH4)数目N是根据在所述I/O缓存(37)和所述电源电极焊盘(PVDD)之间流动的预定量的电流来决定的。3.如权利要求2所述的半导体器件，其中所述接地导电路径(GPH1、GPH2、GPH3、GPH4)数目等于所述电源导电路径(PPH1、PPH2、PPH3、PPH4)数目N。4.如权利要求1所述的半导体器件，其中所述I/O缓存(37)具有多个输入/输出(I/O)胞元(C1、C2、…、C7、C8)，并且每一个I/O胞元上都限定有电源端口(PP1、PP2、…、PP7、PP8)、接地端口(GP1、GP2、…、GP7、GP8)和信号端口(SP1、SP2、…、SP7、SP8)，每一个所述电源导电路径(PPH1、PPH2、PPH3、PPH4)电气连接到所述电源端口之一，每一个所述接地导电路径(GPH1、GPH2、GPH3、GPH4)电气连接到所述接地端口之一，并且每一个所述信号导电路径(PPH1、PPH2、PPH3、PPH4)电气连接到所述信号端口之一。5.如权利要求4所述的半导体器件，其中所述外部多层布线分布(35)包括在所述基本多层布线分布(34)上形成的最下绝缘层(35A)，在所述最下绝缘层上形成的至少一个中间绝缘层(35B)，以及在所述中间绝缘层上形成的最上绝缘层(35C)，并且每一个所述电源导电路径和接地导电路径(PPH1、PPH2、PPH3、PPH4；和GPH1、GPH2、GPH3、GPH4)包括形成于所述最下绝缘层上的下层导电路径段(PPH1L、PPH2L、PPH3L、PPH4L，GPH1L、GPH2L、GPH3L、GPH4L)和形成于所述中间绝缘层上的上层导电路径段(PPH1M、PPH2M、PPH3M、PPH4M，GPH1M、GPH2M、GPH3M、GPH4M)，所述下层导电路径段的一端通过形成于所述基本多层布线分布和所述外部多层布线分布的最下绝缘层中的通路结构(40L)，电气连接到所述I/O缓存(37)的I/O胞元(C1、C2、…、C7、C8)的相应端口(PP1、PP2、…、PP7、PP8、GP1、GP2、…、GP7、GP8)，所述下层导电路径段的另一端通过形成于所述中间绝缘层中的通路结构(40M)，电气连接到所述上层导电路径段的一端，并且所述上层导电路径段的另一端通过形成于所述最上绝缘层中的通路结构(40U)，电气连接到相应的电极焊盘(PVDD、GVDD)。6.一种布线图设计系统，用于设计如权利要求1的半导体器件的外部多层布线分布中的布线图，此系统包括显示单元(43)，显示用于产生所述半导体器件的半导体芯片(26’)表面；区域部分限定系统(步骤1101和1102)，根据其芯片尺寸来限定要在所显示的所述半导体芯片表面上限定的多个区域部分(27’)；电极焊盘阵列限定系统(步骤1103和1104)，在所显示的所述半导体芯片表面上规则地限定多个电极焊盘，以便在每一个所述区域部分上显示一组电源电极焊盘(PVDD’)、接地焊盘(GVDD’)和至少一个信号电极焊盘(PSIG1’、PSIG2’、PSIG3’、PSIG4’、PSIG5’)；输入/输出(I/O)缓存限定系统(步骤1105)，在每一个所述区域部分上限定输入/输出(I/O)缓存(37’)；路径数目决定系统(步骤1107)，决定用于根据所述I/O缓存和每一个所述电源电极焊盘及接地电极焊...

【专利技术属性】
技术研发人员：新城惠介，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]