在浮动栅器件中具有提高的耦合系数的自对准浅沟槽隔离制造技术

一种在具有表面的衬底（２）上制造浮动栅型半导体器件的方法，该方法包括：　　　　在该衬底表面上形成包括绝缘膜（４）、第一浮动栅材料层（６）和牺牲材料层（８）的叠层，　　　　穿过该叠层和在衬底（２）中形成至少一个隔离区（１８），第一浮动栅材料层（６）由此具有顶表面和侧壁（２６），　　　　去除牺牲材料（８），由此留下由隔离区（１８）和第一浮动栅材料层（６）的顶表面限定的空腔（２０），并用第二浮动栅材料层（２２）填充空腔（２０），由此第一浮动栅材料层（６）和第二浮动栅材料层（２２）共同形成浮动栅（２４）。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种浮动栅(FG)器件的制造方法，可用于制造超高密度的非易失性存储器(NVM)，以及器件本身。更具体地，本专利技术涉及一种包括自对准浅沟槽隔离(SA STI)的FG器件的制造方法以及FG器件本身。NVM的一些实例包括EPROM、EEPROM和快闪存储器单元。NVM应用在广泛的各种商用和军用的电子器件和设备中，如手持式电话、无线电和数字照相机。对于这些电子器件的市场仍旧需要更低电压、更低功耗和减小的芯片尺寸的器件。快闪存储器或快闪存储器单元包括具有在控制栅(CG)和沟道区之间的一个(或多个)浮动栅(FG)的MOSFET，FG和CG通过薄介电层隔开。采用改进的制造技术，FG尺寸和FG之间的间隔已缩小到亚微米尺寸。这些器件主要是其中经由FG中的氧化物阻挡层注入电子(或空穴)的小型EEPROM单元。存储在FG中的电荷改变了器件的阈值电压。以该方式，存储数据。CG控制FG。与FG和CG之间的区域重叠有关的FG与CG耦合率应当尽可能得大。耦合率影响快闪存储器的读取/写入速度。此外，耦合率越好，存储单元所需要的工作电压就减小越多。已知的FG存储器件的缺点是，它们具有FG和CG之间的小的耦合率。从US-6403421和IEDM Tech.Dig.1994，第61-64页获知制造一种具有SA-STI单元结构的FG型半导体NVM器件。SA-STI单元的制造使用常规技术，并示于US-6403421的图4和5中。首先，在半导体衬底的顶部上形成栅氧化物、FG多晶硅和盖帽氧化物的叠层。接下来，通过构图这三层来限定沟槽隔离区，紧接着进行沟槽蚀刻并填充LP-CVD SiO2。随后，对LP-CVD SiO2进行回蚀直至暴露出FG多晶硅的侧壁。之后，形成多层介电质(interpoly dielectric)(ONO)和控制栅多晶硅，紧接着进行叠栅构图。上述工艺的缺点是，用相同的光刻胶掩模进行FG和STI的构图，即同时蚀刻硅衬底中的FG多晶硅和沟槽。在该蚀刻期间，为了不侵蚀未去除的FG多晶硅，在该结构的顶部上应当存在足够的光刻胶或厚的光刻胶层。如果光刻胶在STI蚀刻期间消失了，则将以相同的速率蚀刻硅衬底和多晶硅FG，由此使FG恶化。因此，需要厚的光刻胶层。然而，使用较厚的光刻胶层会产生较大尺寸的器件，因为如果厚层在顶部上，则不能暴露出具有较小尺寸的器件。因此，在衬底中FG多晶硅和STI区的同时蚀刻与器件尺寸的持续按比例缩小不一致。本专利技术的目的在于提供一种FG半导体器件的制造方法，当器件尺寸进一步缩减时能够容易地使用上述方法。通过根据本专利技术的方法和器件来实现上述目的。本专利技术提供了一种在具有表面的衬底上制造浮动栅型半导体器件的方法。该方法包括在衬底表面上形成包括绝缘膜优选隧穿绝缘层、第一浮动栅材料层和牺牲材料层的叠层，穿过该叠层和在衬底中形成至少一个隔离区，例如浅沟槽隔离(STI)区，第一浮动栅材料层由此具有顶表面和侧壁，去除牺牲材料，由此留下由隔离区和第一浮动栅材料层的顶表面限定的空腔，以及用第二浮动栅材料层填充空腔，由此第一浮动栅材料层和第二浮动栅材料层共同形成浮动栅。根据本专利技术的以上方法的优点是，在执行该方法期间，可使用牺牲材料层作为硬掩模。可使用掩模层如光刻胶层以制造由牺牲材料层制成的硬掩模，或由此用于选择性地去除牺牲材料层的一部分。该掩模层不必很厚，当由以上方法形成的半导体器件的尺寸缩减时其是一个优点。如果当去除牺牲材料层时完全去除了掩模层，则也去除打算留下的一部分牺牲材料层，但要形成的器件的功能材料不会受到损伤或变薄。此外，通过用第二浮动栅材料层填充通过去除厚层的牺牲材料形成的空腔，使得第二浮动栅材料层和第一浮动栅材料层共同形成浮动栅，与现有技术的浮动栅器件相比可以获得更高的浮动栅。如稍后(见下文)不仅在浮动栅的顶部处、而且在其侧壁处形成控制栅，随着包含在浮动栅和连接栅之间的重叠面积增加，在浮动栅和控制栅之间获得了更高的耦合。在填充空腔之后，可部分地去除隔离区，使得暴露出浮动栅的部分侧壁。优选地在浮动栅和控制栅之间形成层间介电层之后，可在浮动栅之上形成控制栅。通过在形成控制栅之前暴露出浮动栅的侧壁，增加了在浮动栅和控制栅之间的耦合。当去除隔离区时，根据实施例，进行去除以便完全暴露出第二浮动栅材料层的侧壁和第一浮动栅材料层的部分侧壁。这具有获得了浮动栅和控制栅之间更大的耦合的优点。此外，根据本专利技术的方法可包括在第一浮动栅材料层和牺牲材料层之间形成保护层。这种保护层在去除牺牲材料层期间保护浮动栅层。例如，使用的牺牲材料可以是氮化层、氧化层或碳化硅层。然而，该列表不是穷举的。此外，根据本专利技术的方法可包括，在填充空腔后，去除存在在空腔外部的浮动栅材料。当进行去除时，新形成的浮动栅的顶表面与隔离区的顶表面在同一水平面。浮动栅材料可通过抛光去除，例如通过化学机械抛光(CMP)。优选地，共同形成器件浮动栅的第一浮动栅材料层和第二浮动栅材料层是相同的材料。本专利技术还提供了一种浮动栅型半导体器件。这种器件包括具有表面的衬底，在该表面上的叠层，包括绝缘膜、第一浮动栅材料层，以及在所述的第一浮动栅材料层上分开淀积的第二浮动栅材料层，第一和第二层共同形成浮动栅。例如借助电子显微镜或任何其它合适的成像器件，在最终的器件中可看到分开淀积的、共同形成浮动栅的两层浮动栅材料的事实。如果注入的浮动栅材料例如注入的多晶硅用于两层的浮动栅材料，则例如通过传输电子显微镜(TEM)可看到两层浮动栅之间的界面，因为可以检测界面处的浮动栅材料颗粒，例如多晶硅颗粒和它们的边界。如果使用原位掺杂的浮动栅材料，例如原位掺杂的多晶硅，则可看到两层浮动栅之间的界面，因为首先淀积的部分浮动栅层在衬垫氧化期间被氧化，用于修补由沟槽蚀刻导致的损伤。该氧化步骤在沟槽的内壁以及在第一浮动栅层的自由面处形成隔离沟槽覆盖膜，例如由氧化硅构成。然而，第二浮动栅材料层在其侧面处没有这种衬垫氧化物，因此在完成的器件中可以看到，只有整个浮动栅高度的一部分覆盖有这种衬垫氧化物。此外，本专利技术提供了包括根据本专利技术的半导体器件的非易失性存储器，如上所述。该存储器例如可以是快闪存储器或EEPROM。从以下的详细说明并结合附图，本专利技术的这些和其它特性、特征和优点将变得显而易见，其借助实例示出了本专利技术的原理。仅为了实例起见给出该说明，而不限定本专利技术的范围。在下面引用的参考图指的是附图。附图说明图1是半导体衬底的剖面示意图，在半导体衬底上形成了隧穿绝缘膜、第一浮动栅材料层和牺牲材料层的叠层。图2是如在图1中沟槽蚀刻之后的剖面示意图。图3是如在图2中在沟槽中填满隔离材料之后的剖面示意图。图4是如在图3中在除去牺牲材料之后由此在隔离材料之间形成空腔的剖面示意图。图5是如在图4中根据本专利技术的实施例在隔离材料之间的空腔填满浮动栅材料之后的剖面示意图。图6是在如图5中在部分去除隔离材料并形成层间介电层和控制栅材料之后的剖面示意图。图7a和图7b分别是通过根据本专利技术实施例的器件中的有源区和隔离区、与图6中示出的剖面方向垂直的剖面示意图。在不同的图中，相同的参考图指的是相同或相似的元件。相对于具体的实施例并参考某些图描述本专利技术，但本专利技术不局限于此。本专利技术由附加的权利要求限定。描述的图仅是示意性的且不起限定。在本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种在具有表面的衬底(2)上制造浮动栅型半导体器件的方法，该方法包括在该衬底表面上形成包括绝缘膜(4)、第一浮动栅材料层(6)和牺牲材料层(8)的叠层，穿过该叠层和在衬底(2)中形成至少一个隔离区(18)，第一浮动栅材料层(6)由此具有顶表面和侧壁(26)，去除牺牲材料(8)，由此留下由隔离区(18)和第一浮动栅材料层(6)的顶表面限定的空腔(20)，并用第二浮动栅材料层(22)填充空腔(20)，由此第一浮动栅材料层(6)和第二浮动栅材料层(22)共同形成浮动栅(24)。2.根据权利要求1的方法，还包括，在填充空腔(20)之后，部分地去除隔离区(18)，使得暴露出浮动栅(24)的部分侧壁(26)。3.根据权利要求2的方法，第二浮动栅材料层(22)具有侧壁，其中去除隔离区(18)，使得完全暴露出第二浮动栅材料层(22)的侧壁和第一浮动栅材料层(6)的部分侧壁(26)。4.根据前述权利要求中任何一个权利要求的方法，还...

【专利技术属性】
技术研发人员：R·T·F·范沙克，M·J·范杜尤伦，
申请(专利权)人：皇家飞利浦电子股份有限公司，
类型：发明
国别省市：