一种FPGA通用DAC接口模块及接口方法技术

本发明专利技术公开了一种FPGA通用DAC接口实现结构，包括异步时钟处理模块、异步数据处理模块和滤波模块，异步时钟处理模块接收输入数据同步时钟，进行异步时钟处理后输出输出数据同步时钟，异步数据处理模块接收输入数据并进行异步数据处理，处理后的数据传送至滤波模块，对多余信号频谱进行滤波，将多种DAC转换速率统一到一种转换速率。本发明专利技术具有硬件兼容性优点，通用性强。通用性强。通用性强。

【技术实现步骤摘要】
一种FPGA通用DAC接口模块及接口方法


[0001]本专利技术属于通信
，涉及一种FPGA通用DAC接口模块及接口方法。

技术介绍

[0002]在目前的通信系统中，调制及解调功能运算量较大，通常采用易于并行处理的FPGA器件实现。调制后的信号送到DAC(Digital to Analog Convertor)器件，实现数/模转换功能。FPGA器件与DAC器件之间的接口模块将数据率由符号速率提升到DAC转换速率，该接口模块一般由内插及成形滤波实现。DAC芯片的转换速率等于符号速率与内插倍数的乘积。
[0003]对于不同的通信系统，符号速率、内插倍数不尽相同，因此DAC转换速率也不同。为了获得不同频率的DAC转换时钟，常规的处理方法需要对时钟管理芯片的软件参数进行重新配置及调试，此外还需要对DAC器件后级模拟滤波器参数进行重新设计，通用性不强。

技术实现思路

[0004](一)专利技术目的
[0005]本专利技术的目的是：提供一种FPGA通用DAC接口模块及接口方法，利用接口模块将多种DAC转换速率统一到一种本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种FPGA通用DAC接口实现结构，其特征在于，包括异步时钟处理模块、异步数据处理模块和滤波模块，异步时钟处理模块接收输入数据同步时钟，进行异步时钟处理后输出输出数据同步时钟，异步数据处理模块接收输入数据并进行异步数据处理，处理后的数据传送至滤波模块，对多余信号频谱进行滤波，将多种DAC转换速率统一到一种转换速率。2.如权利要求1所述的FPGA通用DAC接口实现结构，其特征在于，所述输出数据同步时钟和统一到一种转换速率的输出数据传送至DAC模块。3.如权利要求1所述的FPGA通用DAC接口实现结构，其特征在于，所述异步数据处理模块接收输入数据利用FIFO进行异步数据处理。4.如权利要求1所述的FPGA通用DAC接口实现结构，其特征在于，所述输入数据同步时钟为原始DAC数据同步时钟，用clka表示，输入数据为原始DAC数据，用dataa表示；输出数据同步时钟为DAC转换速率变换后的DAC数据同步时钟，用clkb表示，输出数据为DAC转换速率变换后的DAC数据，用datab表示。5.如权利要求4所述的FPGA通用DAC接口实现结构，其特征在于，所述clkb时钟频率值大于2倍的clka时钟频率值。6.一种FPGA通用DAC接口实现方法，其特...

【专利技术属性】
技术研发人员：杜丹，李永翔，
申请(专利权)人：天津津航计算技术研究所，
类型：发明
国别省市：