包括具有提高的线性和可制造性的FET的BiFET制造技术

根据一个示例性实施例，一种位于衬底上的ＢｉＦＥＴ，包括位于所述衬底上方的发射极层部分，其中所述发射极层部分包括第一类型的半导体。所述ＨＢＴ还包括蚀刻停止层的第一部分，其中所述蚀刻停止层的所述第一部分包括ＩｎＧａＰ。所述ＢｉＦＥＴ还包括位于所述衬底上方的ＦＥＴ，其中所述ＦＥＴ包括源极和漏极区域，其中所述蚀刻停止层的第二部分位于所述源极和漏极区域之下，以及其中所述蚀刻停止层的所述第二部分包括ＩｎＧａＰ。所述ＦＥＴ还包括第二类型的半导体层，其位于所述蚀刻停止层的所述第二部分之下。所述蚀刻停止层提高了所述ＦＥＴ的线性，且没有降低所述ＨＢＴ中的电子电流。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及半导体器件的制造领域。更具体地说，本专利技术涉及晶体管的制造领域。
技术介绍
通过利用BiFET技术，可以将双极晶体管，例如异质结双极晶体管(“HBT”)，与场效应晶体管(“FET”)集成在同一块半导体芯片上以提供具有提高的设计灵活性的器件，例如RF功率放大器。结果，可以有利地设计出在低于双极晶体管功率放大器的参考电压下工作的包括HBT和FET的BiFET功率放大器。器件制造商对大功率BiFET放大器特别感兴趣，这种放大器可以通过将FET集成到砷化镓(“GaAs”)HBT的工艺而形成。然而，之前的将FET集成到GaAs HBT的工艺的尝试导致HBT性能劣化和/或FET的可制造性降低。例如，在一种常规方法中，通过使用GaAs发射极帽层作为FET沟道形成FET，该FET沟道位于砷化铝镓(“AlGaAs”)发射极层和重掺杂N型GaAs层之间。通过利用定时蚀刻工艺，可以在重掺杂N型GaAs层形成凹槽，在该凹槽中可以形成栅极层。然而，定时蚀刻工艺的结果是，在以上方法中很难获得FET阈值电压的一致性，这降低了FET的可制造性。为了避免使用定时蚀刻工艺，在FET形成工艺中，在沟道层上方利用砷化铝(“AlAs”)蚀刻停止层。然而，当AlAs蚀刻停止层用于形成包括FET和GaAs HBT的BiFET时，通过不希望地阻碍HBT中的电子流，该AlAs蚀刻停止层降低了HBT的性能。此外，由于AlAs蚀刻停止层的氧化可导致位于AlAs蚀刻停止层上方的部分器件脱落，AlAs蚀刻停止层降低了器件的长期可靠性。因此，在本领域中需要一种BiFET，其可实现提高的FET可制造性，同时又不导致HBT性能的下降。
技术实现思路
本专利技术旨在包括具有提高的线性和可制造性的FET的BiFET。本专利技术提出并解决了在本领域中对BiFET的需要，即实现提高的FET可制造性，同时又不导致HBT性能的下降。根据一个示例性实施例，一种位于衬底上的BiFET，包括位于所述衬底上方的发射极层部分，其中所述发射极层部分包括第一类型的半导体。所述第一类型的半导体可以是轻掺杂的InGaP。所述HBT还包括蚀刻停止层的第一部分，其中所述蚀刻停止层的所述第一部分包括InGaP。所述BiFET还包括位于所述衬底上方的FET，其中所述FET包括源极和漏极区域，其中所述蚀刻停止层的第二部分位于所述源极和漏极区域之下，以及其中所述蚀刻停止层的所述第二部分包括InGaP。所述FET可以是例如耗尽型FET或增强型FET。例如，所述蚀刻停止层的厚度可以在约100.0埃至约150.0埃之间。在所述BiFET中，所述蚀刻停止层提高了所述FET的线性，且没有降低所述HBT中的电子电流。根据该示例性实施例，所述FET还包括第二类型的半导体层，其位于所述FET中所述蚀刻停止层的所述第二部分之下。所述第二类型的半导体层可以包括GaAs。所述BiFET还包括金属栅极接触，其位于所述FET中所述蚀刻停止层的所述第二部分上。在阅览了下面的详细说明和结合附图之后，对于本领域的普通技术人员来说，本专利技术的其它特征和优点将变得更加显而易见。附图说明图1示出了根据本专利技术的一个实施例，包括位于衬底上方的HBT和FET的示例性BiFET的截面图；以及图2示出了根据本专利技术的一个实施例的示例性FET的示例性跨导曲线图。具体实施例方式本专利技术旨在包括具有提高的线性和可制造性的FET的BiFET。下面的说明包含关于实施本专利技术的具体信息。本领域的技术人员将会发现，可采用不同于在本申请中具体讨论的方式实施本专利技术。此外，为了不使本专利技术难于理解，对本专利技术的一些具体细节没有进行讨论。本申请的附图及其相关的详细说明仅仅旨在本专利技术的示例性实施例。为保持简短起见，本专利技术的其它实施例没有在本申请中具体说明，也没有在本附图中具体示出。图1中没有示出对于本领域的普通技术人员显而易见的特定细节和特征。虽然结构100示出了这样的示例性BiFET，其包括位于半导体芯片的衬底上方的NPN HBT和NFET，本专利技术也可适用于包括PNP HBT和PFET的BiFET。图1示出了包括根据本专利技术的一个实施例的示例性BiFET的示例性结构的截面图。图1中没有示出对于本领域的普通技术人员显而易见的特定的细节和特征。如图1所示，结构100包括BiFET 102、隔离区110、112和114，以及衬底108，其可以是半绝缘的GaAs衬底。BiFET 102包括HBT 104和FET 106，其中HBT 104位于隔离区110和112之间衬底108的上方，FET 106位于隔离区112和114之间衬底108的上方。隔离区110、112和114提供与衬底108上其它器件的电隔离，它们可以通过本领域中已知的方法形成。图1也示出了，HBT 104包括下集电极层116、集电极层部分118、基极层部分120、发射极层部分122、发射极帽层部分124、蚀刻停止层部分126、底接触层部分128、顶接触层部分130、集电极接触132、基极接触134，以及发射极接触136。图1还示出了，FET 106包括轻掺杂N型InGaP部分142、轻掺杂N型GaAs部分144、蚀刻停止层部分146、源极和漏极区域、接触层部分、栅极接触156、源极接触158以及漏极接触160，其中根据本专利技术的一个实施例的蚀刻停止层部分146典型地包括轻掺杂N型InGaP，源极和漏极区域包括区域148和150，其典型地包括重掺杂N型GaAs，接触层部分典型地包括InGaAs。在本实施例中，HBT 104可以是NPN HBT，以及FET 106可以是NFET。在一个实施例中，HBT 104可以是PNP HBT，以及FET 106可以是PFET。在本实施例中，FET 106可以是耗尽型FET。在一个实施例中，FET 106可以是增强型FET。图1也示出了，下集电极层116位于衬底108上，并可包括重掺杂N型GaAs。下集电极层116可以通过使用有机金属化学气相沉积(“MOCVD”)工艺或其它工艺形成。图1还示出了，集电极层部分118和集电极接触132位于下集电极层116上。集电极层部分118可以包括轻掺杂N型GaAs，并可通过使用MOCVD工艺或其它工艺形成。集电极接触132可以包括合适的金属或金属的结合，其可以在下集电极层116上方沉积并构图而成。图1也示出了，基极层部分120位于集电极层部分118上，并可包括重掺杂P型GaAs。基极层部分120可以通过使用MOCVD工艺或其它工艺形成。图1还示出了，发射极层部分122和基极接触134位于基极层部分120上。发射极层部分122可以包括轻掺杂N型磷化铟镓(“InGaP”)，并可以通过使用MOCVD工艺或其它工艺在基极层部分120上形成。基极接触134可以包括合适的金属或金属的结合，其可以在基极层部分120上方沉积并构图而成。图1也示出了，发射极帽层部分124位于发射极层部分122上，并可以包括轻掺杂N型GaAs。发射极帽层部分124可以通过使用MOCVD工艺或其它工艺形成。如图1所还示出了，蚀刻停止层部分126位于发射极帽层部分124上，并可以包括轻掺杂N型InGaP。蚀刻停止层部分126可以通过使用MOCVD工艺或其它工艺形成。图1中也示出了，底接触层本文档来自技高网...

【技术保护点】
一种位于衬底上的ＢｉＦＥＴ，所述ＢｉＦＥＴ包括：ＨＢＴ，位于所述衬底上方，所述ＨＢＴ包括：发射极层部分，位于所述衬底上方，所述发射极层部分包括第一类型的半导体；　蚀刻停止层的第一部分，位于所述发射极层部分上方，所述蚀 刻停止层的所述第一部分包括ＩｎＧａＰ；ＦＥＴ，位于所述衬底上方，所述ＦＥＴ包括：源极和漏极区域，所述蚀刻停止层的第二部分位于所述源极和漏极区域之下，所述蚀刻停止层的所述第二部分包括ＩｎＧａＰ；第二类型的半导体层，位于 所述ＦＥＴ中所述蚀刻停止层的所述第二部分之下；其中所述蚀刻停止层提高了所述ＦＥＴ的线性，以及其中所述蚀刻停止层没有降低所述ＨＢＴ中的电子电流。

【技术特征摘要】
【国外来华专利技术】US 2003-10-22 10/692,1341.一种位于衬底上的BiFET，所述BiFET包括HBT，位于所述衬底上方，所述HBT包括发射极层部分，位于所述衬底上方，所述发射极层部分包括第一类型的半导体；蚀刻停止层的第一部分，位于所述发射极层部分上方，所述蚀刻停止层的所述第一部分包括InGaP；FET，位于所述衬底上方，所述FET包括源极和漏极区域，所述蚀刻停止层的第二部分位于所述源极和漏极区域之下，所述蚀刻停止层的所述第二部分包括InGaP；第二类型的半导体层，位于所述FET中所述蚀刻停止层的所述第二部分之下；其中所述蚀刻停止层提高了所述FET的线性，以及其中所述蚀刻停止层没有降低所述HBT中的电子电流。2.根据权利要求1的BiFET，还包括金属栅极接触，其位于所述FET中所述蚀刻停止层的所述第二部分上。3.根据权利要求1的BiFET，还包括源极和漏极接触，其分别位于所述源极和漏极区域上，所述源极和漏极接触包括InGaAs。4.根据权利要求1的BiFET，其中所述蚀刻停止层部分的厚度在约100.0埃至约150.0埃之间。5.根据权利要求1的BiFET，其中所述第一类型的所述半导体包括InGaP。6.根据权利要求1的BiFET，其中所述第二类型的所述半导体层包括GaAs。7.根据权利要求1的BiFET，其中所述FET为耗尽型FET。8.根据权利要求1的BiFET，其中所述FET为增强型FET。9.一种位于衬底上的BiFET，所述BiFET包括HBT，位于所述衬底上方，所述HBT包括发射极层部分，位于所述衬底上方，所述发射极层部分包括第一类型的半导体；蚀刻停止层的第一部分，位于所述发射极层部分上方，所述蚀刻停止层的所述第一部分包括InGaP；FET，位于所述衬底上方，所述FET包括源极和漏极区域，所述蚀刻停止层的第二部分位于所述源极和漏极区域之下，所述蚀刻停止层的所述第二部分包括InGaP；第二类型的半导体层，位于所述FET中所述蚀刻停止层的所述第二部分...

【专利技术属性】
技术研发人员：PJ赞帕尔迪，RN皮尔森，
申请(专利权)人：斯盖沃克斯瑟路申斯公司，
类型：发明
国别省市：US[美国]