一种利用施密特触发采样的GlitchPUF制造技术

本发明专利技术公开了一种利用施密特触发采样的Glitch PUF，包括控制电路、数据寄存器、128个毛刺产生电路、128选1选择器和施密特毛刺采样模块，控制电路控制数据寄存器产生方波信号、128个毛刺产生电路产生毛刺信号输出以及128选1选择器选择毛刺信号输出，施密特毛刺采样模块对毛刺信号进行采样获得PUF响应输出，每个毛刺产生电路采用完全对称结构来产生毛刺信号，施密特毛刺采样模块包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、缓冲模块和D触发器；优点是输出响应稳定性较高，且不容易受温度和电压的波动影响，可靠性也较高。高。高。

【技术实现步骤摘要】
一种利用施密特触发采样的Glitch PUF


[0001]本专利技术涉及一种Glitch PUF，尤其是涉及一种利用施密特触发采样的Glitch PUF。

技术介绍

[0002]随着物联网技术的发展，物联网安全技术受到广泛关注。传统的防护措施是将密钥存储在非易失性存储器中，但是该种措施极易受到机器学习攻击，造成密钥泄露。物理不可克隆函数(Physical Unclonable Function,PUF)利用集成电路制造过程中存在随机的工艺偏差，实现对不同激励产生特定的激励响应对(Challenge Response Pairs,CRPs)。作为一种轻量级安全原语，PUF可以产生抵抗各种物理攻击的高安全性密钥，可有效解决无线射频识别和智能卡等物理实体安全问题。
[0003]Glitch PUF具有良好的非线性特性，可以很好地抵御建模攻击的威胁，保证信息安全。Suzuki等提出了一种利用门电路之间的延迟变量生成非线性毛刺波形的Glitch PUF架构。该Glitch PUF通过毛刺产生电路生成毛刺，并利用多级延迟采样电路获取毛刺信号并实现毛刺信号与输出响应的转化。但由于Glitch PUF在正常工作时，其供电电源的抖动也会产生毛刺信号(噪声)，从而影响多级延迟采样电路的采样结果，导致Glitch PUF输出响应受噪声影响，稳定性不高。此外Glitch PUF电路结构的不对称性使得其易受温度和电压的波动影响，可靠性不高。

技术实现思路

[0004]本专利技术所要解决的技术问题是提供一种输出响应稳定性较高，且不容易受温度和电压的波动影响，可靠性也较高的利用施密特触发采样的Glitch PUF。
[0005]本专利技术解决上述技术问题所采用的技术方案为：一种利用施密特触发采样的Glitch PUF，包括控制电路、数据寄存器、128个毛刺产生电路、128选1选择器和施密特毛刺采样模块；所述的数据寄存器具有输入端和输出端，每个所述的毛刺产生电路分别具有输入端、输出端和控制端，所述的128选1选择器具有128个输入端、选择端和输出端，所述的施密特毛刺采样模块具有输入端和输出端，所述的控制电路分别与所述的数据寄存器的输入端、每个毛刺产生电路的控制端和所述的128选1选择器的选择端连接，所述的数据寄存器的输出端分别与128个毛刺产生电路的输入端连接，128个毛刺产生电路的输出端与所述的128选1选择器的128个输入端一一对应连接所述的128选1选择器的输出端与所述的施密特毛刺采样模块的输入端连接，所述的控制电路用于控制所述的数据寄存器产生一个方波信号在其输出端输出、分别控制128个毛刺产生电路产生毛刺信号输出以及控制所述的128选1选择器选择毛刺信号输出，所述的施密特毛刺采样模块用于对输入其内的毛刺信号进行采样来获得PUF响应输出，每个所述的毛刺产生电路分别采用完全对称结构来产生毛刺信号，所述的施密特毛刺采样模块包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、缓冲模块和D触发器，所述的缓冲模块由n
个缓冲器串联形成，n为大于等于2的整数，第1个缓冲器的输入端为所述的缓冲模块的输入端，第j个缓冲器的输出端和第j+1个缓冲器的输入端连接，j＝1,2，
…
，n
‑
1，第n个缓冲器的输出端为所述的缓冲模块的输出端，所述的D触发器具有时钟端、输入端和输出端，所述的第一PMOS管的源极、所述的第四PMOS管的源极和所述的第三NMOS管的漏极均接入电源，所述的第一PMOS管的漏极、所述的第二PMOS管的源极和所述的第三PMOS管的源极连接，所述的第一PMOS管的栅极、所述的第二PMOS管的栅极、所述的第一NMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的施密特毛刺采样模块的输入端，所述的第二PMOS管的漏极、所述的第一NMOS管的漏极、所述的第三PMOS管的栅极、所述的第三NMOS管的栅极、所述的第四PMOS管的栅极和所述的第四NMOS管的栅极连接，所述的第三PMOS管的漏极接地，所述的第四PMOS管的漏极、所述的第四NMOS管的漏极、所述的缓冲模块的输入端和所述的D触发器的输入端连接，所述的第一NMOS管的源极、所述的第二NMOS管的漏极和所述的第三NMOS管的源极连接，所述的第二NMOS管的源极接地，所述的第四NMOS管的源极接地，所述的缓冲模块的输出端和所述的D触发器的时钟端连接，所述的D触发器的输出端为所述的施密特毛刺采样模块的输出端。
[0006]每个所述的毛刺产生电路分别包括结构相同的4个二输入或门、结构相同的4个反相器、结构相同的两个缓冲器、结构相同的两个二输入与门、二输入异或门、结构相同的8个延迟模块，所述的二输入或门具有第一输入端、第二输入端和输出端，所述的二输入与门具有第一输入端、第二输入端和输出端，所述的二输入异或门具有第一输入端、第二输入端和输出端，所述的延迟模块具有输入端、输出端和控制端，4个所述的二输入或门的第一输入端和第二输入端均连接且其连接端为所述的毛刺产生电路得输入端，第1个二输入或门的输出端和第1个反相器的输入端连接，第2个二输入或门的输出端和第1个缓冲器的输入端连接，第3个二输入或门的输出端和第2个反相器的输入端连接，第4个二输入或门的输出端和第2个缓冲器的输入端连接，第1个反相器的输出端和第1个延迟模块的输入端连接，第1个缓冲器的输出端和第2个延迟模块的输入端连接，第2个反相器的输出端和第3个延迟模块的输入端连接，第2个缓冲器的输出端和第4个延迟模块的输入端连接，第1个延迟模块的输出端和第1个二输入与门的第一输入端连接，第2个延迟模块的输出端和第1个二输入与门的第二输入端连接，第3个延迟模块的输出端和第2个二输入与门的第一输入端连接，第4个延迟模块的输出端和第2个二输入与门的第二输入端连接，第1个二输入与门的输出端分别与第5个延迟模块的输入端和第6个延迟模块的输入端连接，第2个二输入与门的输出端分别与第7个延迟模块的输入端和第8个延迟模块的输入端连接，第5个延迟模块的输出端和第6个延迟模块的输出端均与第3个反相器的输入端连接，第7个延迟模块的输出端和第8个延迟模块的输出端均与第4个反相器的输入端连接，第3个反相器的输出端和所述的二输入异或门的第一输入端连接，第4个反相器的输出端和所述的二输入异或门的第二输入端连接，所述的二输入异或门的输出端为所述的毛刺产生电路的输出端，8个延迟模块的控制端连接且其连接端为所述的毛刺产生电路的控制端。
[0007]每个所述的延迟模块分别包括4个缓冲器和4选1选择器，所述的4选1选择器具有4个输入端、输出端和选择端，所述的4选一选择器的选择端为所述的延迟模块的控制端，所述的4选1选择器的输出端为所述的延迟模块的输出端，4个缓冲器的输出端与4选1选择器的4个输入端一一对应连接，将4个缓冲器分别称为第一缓冲器、第二缓冲器、第三缓冲器和
第四缓冲器，所述的第一缓冲器的输入端为所述的延迟模块的输入端，所述的第二缓冲器的输入端和所述的第一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种利用施密特触发采样的Glitch PUF，其特征在于包括控制电路、数据寄存器、128个毛刺产生电路、128选1选择器和施密特毛刺采样模块；所述的数据寄存器具有输入端和输出端，每个所述的毛刺产生电路分别具有输入端、输出端和控制端，所述的128选1选择器具有128个输入端、选择端和输出端，所述的施密特毛刺采样模块具有输入端和输出端，所述的控制电路分别与所述的数据寄存器的输入端、每个毛刺产生电路的控制端和所述的128选1选择器的选择端连接，所述的数据寄存器的输出端分别与128个毛刺产生电路的输入端连接，128个毛刺产生电路的输出端与所述的128选1选择器的128个输入端一一对应连接所述的128选1选择器的输出端与所述的施密特毛刺采样模块的输入端连接，所述的控制电路用于控制所述的数据寄存器产生一个方波信号在其输出端输出、分别控制128个毛刺产生电路产生毛刺信号输出以及控制所述的128选1选择器选择毛刺信号输出，所述的施密特毛刺采样模块用于对输入其内的毛刺信号进行采样来获得PUF响应输出，每个所述的毛刺产生电路分别采用完全对称结构来产生毛刺信号，所述的施密特毛刺采样模块包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、缓冲模块和D触发器，所述的缓冲模块由n个缓冲器串联形成，n为大于等于2的整数，第1个缓冲器的输入端为所述的缓冲模块的输入端，第j个缓冲器的输出端和第j+1个缓冲器的输入端连接，j＝1,2，
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1，第n个缓冲器的输出端为所述的缓冲模块的输出端，所述的D触发器具有时钟端、输入端和输出端，所述的第一PMOS管的源极、所述的第四PMOS管的源极和所述的第三NMOS管的漏极均接入电源，所述的第一PMOS管的漏极、所述的第二PMOS管的源极和所述的第三PMOS管的源极连接，所述的第一PMOS管的栅极、所述的第二PMOS管的栅极、所述的第一NMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的施密特毛刺采样模块的输入端，所述的第二PMOS管的漏极、所述的第一NMOS管的漏极、所述的第三PMOS管的栅极、所述的第三NMOS管的栅极、所述的第四PMOS管的栅极和所述的第四NMOS管的栅极连接，所述的第三PMOS管的漏极接地，所述的第四PMOS管的漏极、所述的第四NMOS管的漏极、所述的缓冲模块的输入端和所述的D触发器的输入端连接，所述的第一NMOS管的源极、所述的第二NMOS管的漏极和所述的第三NMOS管的源极连接，所述的第二NMOS管的源极接地，所述的第四NMOS管的源极接地，所述的缓冲模块的输出端和所述的D触发器的时钟端连接，所述的D触发器的输出端为所述的施密特毛刺采样模块的输出端。2....

【专利技术属性】
技术研发人员：汪鹏君，倪力，周迪，张跃军，陈博，管晓春，
申请(专利权)人：温州大学，
类型：发明
国别省市：