用于存储器装置的可配置链路接口制造方法及图纸

本申请涉及用于存储器装置的可配置链路接口。在一些实例中，存储器装置可需要周期性链路训练以支持在相对快速的速率下与主机装置的数据传送。然而，在一些受管理存储器应用程序中，存储器装置的存储器裸片可具有不支持这类链路训练且因此可不支持一些时钟速率或数据速率的集成控制器。为了在不进行链路训练的情况下支持以相对快速的时钟速率或数据速率在主机装置与存储器装置之间的数据传送，可利用可配置链路接口来制造存储器裸片，所述可配置链路接口可支持组件之间的不同映射及根据不同时钟速率或数据速率的操作。在一些实例中，可以支持阵列与数据信道接口之间的可配置映射的方式来制造存储器裸片，所述可配置映射可根据不同多路复用和串行化来操作。可根据不同多路复用和串行化来操作。可根据不同多路复用和串行化来操作。

【技术实现步骤摘要】
用于存储器装置的可配置链路接口
[0001]交叉引用
[0002]本专利申请案要求Tatapudi等人在2020年7月10日提交的名称为“用于存储器装置的可配置链路接口(CONFIGURABLE LINK INTERFACES FOR A MEMORY DEVICE)”的美国专利申请案第16/925,773号的优先权，所述申请案转让给本受让人且明确地以全文引用的方式并入本文中。


[0003]
涉及用于存储器装置的可配置链路接口。

技术介绍

[0004]存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中。通过将存储器装置内的存储器单元编程到不同状态来存储信息。举例来说，二进制存储器单元可编程到两个支持状态中的一者，常常由逻辑1或逻辑0来标示。在一些实例中，单个存储器单元可支持两个以上状态，其中的任一者可存储。为了存取所存储的信息，组件可读取或感测存储器装置中的至少一个所存储状态。为了存储信息，组件可在存储器装置中写入状态或对状态进行编程。
[0005]存在各种类型的存储器装置和存储器单元，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)、自选存储器、硫族化物存储器技术等。存储器单元可以是易失性或非易失性的。例如FeRAM的非易失性存储器即使在无外部电源存在的情况下仍可维持其所存储的逻辑状态很长一段时间。例如DRAM的易失性存储器装置在与外部电源断开连接时可能会丢失其所存储状态。

技术实现思路

[0006]描述一种设备。所述设备可包含：存储器阵列，其具有多个存储器单元，及多个缓冲器，其具有与存储器阵列耦合且经配置以从存储器阵列接收逻辑状态信息的相应数据输入端，所述多个缓冲器中的每一者具有控制输入。所述设备还可包含：数据信道接口，其具有经配置以传送逻辑状态信息的多个引脚；及多个节点，其经配置以支持多个缓冲器与数据信道接口之间的第一映射及多个缓冲器与数据信道接口之间的第二映射。在设备的一些实例中，第一映射将多个缓冲器映射到第一数量的多个引脚，且根据第一时钟速率将多个缓冲器的控制输入映射到与逻辑状态信息的输出相关联的一或多个第一时钟信号。在设备的一些实例中，第二映射将多个缓冲器映射到不同于第一数量的第二数量的多个引脚，且根据不同于第一时钟速率的第二时钟速率将多个缓冲器的控制输入映射到与逻辑状态信息的输出相关联的一或多个第二时钟信号。
[0007]描述另一种设备。所述设备可包含：存储器阵列，其具有布置为多个行及多个列的多个存储器单元，及读取电路，其经配置以从存储器阵列读取具有根据多个列的次序布置
的位的存储器字。所述设备还可包含具有经配置以传送存储器字的位的多个引脚的数据信道接口，其中多个引脚经分组成邻近引脚的多个群组。所述设备还可包含读取电路与数据信道接口之间的多个多路复用器，所述多个多路复用器经配置以针对多个群组中的每一群组，将存储器字的多个位的第一子集串行化到第一引脚且将存储器字的多个位的第二子集串行化到第二引脚。在设备的一些实例中，多个位的第一子集及多个位的第二子集包含根据存储器字的位的次序的存储器字的位的交错子集。
[0008]描述另一种设备。所述设备可包含：存储器阵列，其具有多个存储器单元，及多个锁存器，其具有与存储器阵列耦合且经配置以输出逻辑状态信息以用于写入到存储器阵列的相应数据输出端，所述多个锁存器中的每一者具有控制输入。所述设备还可包含：数据信道接口，其具有经配置以传送逻辑状态信息的多个引脚；及多个节点，其经配置以支持数据信道接口与多个锁存器之间的第一映射及数据信道接口与多个锁存器之间的第二映射。在设备的一些实例中，第一映射映射多个锁存器与第一数量的多个引脚，且根据第一时钟速率将多个锁存器的控制输入映射到与逻辑状态信息的输入相关联的一或多个第一时钟信号。在设备的一些实例中，第二映射映射多个锁存器与不同于第一数量的第二数量的多个引脚，且根据不同于第一时钟速率的第二时钟速率将多个锁存器的控制输入映射到与逻辑状态信息的输入相关联的一或多个第二时钟信号。
[0009]描述另一种设备。所述设备可包含：存储器阵列，其具有布置为存储器单元的多个行及多个列的多个存储器单元，及写入电路，其经配置以将存储器字写入到存储器阵列，其中存储器字的位根据多个列的次序而布置。所述设备还可包含具有经配置以接收存储器字的位的多个引脚的数据信道接口，其中多个引脚经分组成邻近引脚的多个群组。所述设备还可包含数据信道接口与写入电路之间的多个多路分用器，所述多个多路分用器经配置以针对多个群组中的每一群组，对来自第一引脚的存储器字的多个位的第一子集及来自第二引脚的存储器字的多个位的第二子集进行反串行化。在设备的一些实例中，多个位的第一子集及多个位的第二子集包含根据存储器字的位的次序的存储器字的位的交错子集。
附图说明
[0010]图1说明根据如本文中所公开的实例的支持用于存储器装置的可配置链路接口的系统的实例。
[0011]图2说明根据如本文中所公开的实例的支持用于存储器装置的可配置链路接口的存储器裸片的实例。
[0012]图3说明根据如本文中所公开的实例的支持用于存储器装置的可配置链路接口的架构的实例。
[0013]图4A及4B说明根据如本文中所公开的实例的与用于存储器装置的可配置链路接口相关联的数据串行化的实例。
[0014]图5A到5C说明根据如本文中所公开的实例的支持用于存储器装置的可配置链路接口的可配置输出路径的实例。
[0015]图6A到6C说明根据如本文中所公开的实例的支持用于存储器装置的可配置链路接口的可配置输入路径的实例。
具体实施方式
[0016]存储器系统可包含用于在主机装置与存储器装置之间传送数据的各种架构。在一些实例中，存储器装置可执行周期性链路训练以支持在相对快速的速率(例如，快速时钟速率、快速信令速率、快速调制速率)下的数据传送。然而，在一些受管理存储器应用程序中，存储器装置的存储器裸片可具有不支持这类链路训练且因此可不支持一些数据传送速率的集成控制器。
[0017]为了在不进行链路训练的情况下支持以相对快速的速率在主机装置与存储器装置之间的数据传送，可利用可配置链路接口来制造存储器裸片，所述可配置链路接口可支持组件之间的不同映射，或根据不同时钟速率的操作，或其各种组合。在一些实例中，这类设计可借助于存储器裸片的一或多个金属层而配置，所述一或多个金属层在制造操作期间可根据不同映射中的一者来制造。在一些实例中，这类设计可借助于可根据不同映射中的一者(例如，根据制造存储器裸片期间或之后的配置操作)配置的金属开关、熔丝、反熔丝或其组合而配置。在一些实例中，可以支持阵列与数据信道接口之间的可配置映射的方式来制造存储器裸片，所述可配置映射可根据不同多路复用和串行化技术操作。
[0018]首先本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种设备，其包括：存储器阵列，其包括多个存储器单元；多个缓冲器，其具有与所述存储器阵列耦合且经配置以从所述存储器阵列接收逻辑状态信息的相应数据输入端，所述多个缓冲器中的每一者具有控制输入；数据信道接口，其包括经配置以传送所述逻辑状态信息的多个引脚；及多个节点，其经配置以支持所述多个缓冲器与所述数据信道接口之间的第一映射及所述多个缓冲器与所述数据信道接口之间的第二映射，其中：所述第一映射将所述多个缓冲器映射到第一数量的所述多个引脚，且根据第一时钟速率将所述多个缓冲器的所述控制输入映射到与所述逻辑状态信息的输出相关联的一或多个第一时钟信号；且所述第二映射将所述多个缓冲器映射到不同于所述第一数量的第二数量的所述多个引脚，且根据不同于所述第一时钟速率的第二时钟速率将所述多个缓冲器的所述控制输入映射到与所述逻辑状态信息的输出相关联的一或多个第二时钟信号。2.根据权利要求1所述的设备，其进一步包括：多个输出驱动器，其耦合于所述多个缓冲器与所述数据信道接口之间，其中：所述第一映射将所述多个输出驱动器映射到所述第一数量的所述多个引脚；且所述第二映射将所述多个输出驱动器映射到所述第二数量的所述多个引脚。3.根据权利要求1所述的设备，其中：所述第一映射与对应于在用于读取操作的所述第一数量的所述多个引脚中的每一引脚处输出的信息的第一位数量的第一突发长度相关联；且所述第二映射与对应于在用于所述读取操作的所述第二数量的所述多个引脚中的每一引脚处输出的信息的第二位数量的第二突发长度相关联，所述第二位数量不同于所述第一位数量。4.根据权利要求1所述的设备，其进一步包括：所述设备的金属层级，其根据所述第一映射耦合所述多个节点。5.根据权利要求1所述的设备，其进一步包括：所述设备的金属层级，其根据所述第二映射耦合所述多个节点。6.根据权利要求1所述的设备，其进一步包括：所述设备的金属层级，其耦合所述设备的外部时钟输入与时钟信号产生组件，所述时钟信号产生组件经配置以至少部分地基于所述外部时钟输入的经划分相位的第一数量产生所述一或多个第一时钟信号。7.根据权利要求1所述的设备，其进一步包括：所述设备的金属层级，其耦合所述设备的外部时钟输入与时钟信号产生组件，所述时钟信号产生组件经配置以至少部分地基于所述外部时钟输入的经划分相位的第二数量产生所述一或多个第二时钟信号。8.根据权利要求1所述的设备，其进一步包括：多个熔丝、反熔丝或其组合，其经配置以根据所述第一映射或所述第二映射耦合所述多个节点。9.一种设备，其包括：
存储器阵列，其包括布置为多个行和多个列的多个存储器单元；读取电路，其经配置以从所述存储器阵列读取存储器字，所述存储器字包括根据所述多个列的次序而布置的位；数据信道接口，其包括经配置以传送所述存储器字的所述位的多个引脚，其中所述多个引脚经分组成邻近引脚的多个群组；及所述读取电路与所述数据信道接口之间的多个多路复用器，所述多个多路复用器经配置以针对所述多个群组中的每一群组，将所述存储器字的多个位的第一子集串行化到第一引脚且将所述存储器字的所述多个位的第二子集串行化到第二引脚，其中所述多个位的所述第一子集及所述多个位的所述第二子集包括根据所述存储器字的所述位的次序的所述存储器字的位的交错子集。10.根据权利要求9所述的设备，其进一步包括：控制器，其与所述数据信道接口耦合，其中对于所述多个群组中的每一群组，所述控制器经配置以根据所述存储器字的所述位的所述次序将所述多个位的所述第一子集与所述多个位的所述第二子集解交错。11.根据权利要求10所述的设备，其中所述多个多路复用器经配置以用于根据第一时钟速率串行化，且所述控制器经配置以用于根据比所述第一时钟速率快的第二时钟速率而传送所述存储器字的所述位。12.根据权利要求10所述的设备，其中所述多个多路复用器经配置以用于根据第一突发长度串行化，且所述控制器经配置以用于根据不同于所述第一突发长度的第二突发长度而传送所述存储器字的所述位。13.根据权利要求...

【专利技术属性】
技术研发人员：S，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：