【技术实现步骤摘要】
一种低功耗自偏置高稳定性带隙基准电路
[0001]本专利技术属于微电子
，涉及带隙基准电路，尤其涉及一种低功耗自偏置高稳定性带隙基准电路。
技术介绍
[0002]带隙基准电路是许多模拟以及数模混合电路系统的基本模块，用以提供给模拟及数模混合电路一个不依赖电源电压和温度变化的直流电压。
[0003]传统的带隙基准电路图参见图1所示，由于带隙基准电路要工作必须提前产生基准电流为带隙基准电路提供偏置，这就使得带隙基准电路架构相对复杂，同时增加了整体带隙基准电路的功耗，还不可避免地增加了电路版图面积，从而增加了芯片的成本。另一方面，为了保证带隙基准电路的稳定性，带隙基准电路一般采用传统米勒补偿，而这种补偿技术稳定性不高并且会导致电源噪声抑制能力减弱。
技术实现思路
[0004]本专利技术的目的在于克服上述现有技术的缺点，提供一种低功耗自偏置高稳定性带隙基准电路，消除了复杂的基准电流源的使用，简化了整个带隙基准电路的结构，同时节省了版图面积，降低了芯片成本。
[0005]本专利技术的目的是通过以下技术方案来解决的：
[0006]这种低功耗自偏置高稳定性带隙基准电路，包括：
[0007]启动电路，用于产生启动信号，完成带隙基准电路的启动工作；
[0008]电流产生电路，用于向带隙基准核心电路提供偏置电流，所述偏置电流由带隙基准电路自身产生的基准电压V
REF
产生的基准电流源提供；
[0009]带隙基准核心电路，采用共源共栅
‑>米勒补偿电路以提高带隙基准的稳定性。
[0010]进一步，所述带隙基准核心电路包括晶体管M2、晶体管M5、晶体管M6、晶体管M7、晶体管M8、晶体管M9、晶体管M10、晶体管M11、晶体管Q1、晶体管Q2、晶体管Q3、电阻R1、电阻R2以及补偿电容C；
[0011]所述晶体管M5的栅极和晶体管M6的栅极相连，所述晶体管M5的源极和晶体管M6的源极均接地；所述晶体管M5的漏极分别与晶体管M7的源极、晶体管Q1的集电极、补偿电容C的一端相连，所述晶体管M6的漏极分别与晶体管Q2的集电极、晶体管M8的源极相连；所述晶体管M7的栅极与晶体管M8的栅极相连，所述晶体管M7的漏极分别与晶体管M9的栅极、晶体管M10的漏极相连，所述晶体管M8的漏极与晶体管M11的漏极相连；
[0012]所述晶体管M9的源极、晶体管M10的源极以及晶体管M11的源极均与电源电压V
DD
相连，所述晶体管M10的栅极分别与晶体管M11的栅极、晶体管M11的漏极及晶体管M8的漏极相连，所述晶体管M9的漏极分别与晶体管M2的源极以及补偿电容C的另外一端相连；
[0013]所述晶体管Q1的发射极与晶体管Q2的发射极于节点F处汇合，且晶体管M2的漏极与节点F相连；所述晶体管Q1的基极分别与电阻R2的一端、晶体管Q3的发射极相连，所述电
阻R2的另一端分别与电阻R1的一端、晶体管Q2的基极相连，所述电阻R1的另一端与基准电压V
REF
相连；所述晶体管Q3的基极、集电极均接地；
[0014]所述晶体管Q1的基极为带隙基准电路的第一箝位匹配端，其与负反馈控制电路的第一反馈检测输入端A相连；所述晶体管Q2的基极为带隙基准的第二箝位匹配端，其与负反馈控制电路的第二反馈检测输入端B相连。
[0015]进一步，所述晶体管M5、晶体管M6均选用NMOS晶体管，所述晶体管M2、晶体管M7、晶体管M8、晶体管M9、晶体管M10、晶体管M11均选用PMOS晶体管，所述晶体管Q1、晶体管Q2、晶体管Q3均选用PNP型双极晶体管。
[0016]进一步，所述启动电路包括晶体管M12、晶体管M13、晶体管M14、晶体管M15、晶体管M16、晶体管M17、晶体管M18、晶体管M19；
[0017]所述晶体管M12的源极、晶体管M13的源极均与电源电压V
DD
相连，所述晶体管M12的栅极与晶体管M13的栅极相连，所述晶体管M12的漏极作为启动电路的输出端，并与电流产生电路的启动输入端相连，所述晶体管M13的漏极分别与晶体管M13的栅极、晶体管M14的漏极相连；
[0018]所述晶体管M14的源极与晶体管M15的源极均接地，所述晶体管M15的栅极与晶体管M14的栅极相连，所述晶体管M15的漏极分别与晶体管M15的栅极、晶体管M19的漏极相连；
[0019]所述晶体管M16的栅极、晶体管M17的栅极、晶体管M18的栅极、晶体管M19的栅极均接地；
[0020]所述晶体管M16的源极与电源电压V
DD
相连，所述晶体管M16的漏极与晶体管M17的源极相连，所述晶体管M17的漏极与晶体管M18的源极相连，所述晶体管M18的漏极与晶体管M19的源极相连。
[0021]进一步，所述晶体管M14、晶体管M15均选用NMOS晶体管，所述晶体管M12、晶体管M13、晶体管M16、晶体管M17、晶体管M18、晶体管M19均选用PMOS晶体管。
[0022]进一步，所述电流产生电路包括晶体管M1、晶体管M3、晶体管M4、晶体管Q4、电阻R4、电阻R5；
[0023]所述晶体管M3的源极、晶体管M4的源极均接地，所述晶体管M4的栅极与晶体管M3的栅极相连，所述晶体管M4的漏极分别与晶体管M4的栅极、电阻R5的一端相连，所述电阻R5的另一端与电阻R4的一端相连，并通过点G为带隙基准核心电路中的晶体管M7的栅极与晶体管M8的栅极提供偏置电压V
BIAS1
，所述电阻R4的另外一端与晶体管Q4的发射极、带隙基准电压V
REF
相连，所述晶体管M3的漏极与晶体管M1的漏极相连；所述晶体管Q4的集电极与电源电压V
DD
相连，所述晶体管Q4的基极与晶体管M1的栅极、带隙基准核心电路中晶体管M2的源极、晶体管M9的漏极、启动电路中晶体管M12的漏极相连；所述晶体管M1的栅极与晶体管M1的漏极、带隙基准核心电路中晶体管M2的栅极相连。
[0024]进一步，所述晶体管M1选用PMOS晶体管，所述晶体管M3、晶体管M4选用NMOS晶体管，所述晶体管Q4选用NPN型双极晶体管。
[0025]与现有技术相比，本专利技术提供的技术方案具有以下有益效果：在启动电路中，通过将晶体管M16、晶体管M17、晶体管M18以及晶体管M19四个晶体管进行串联，触发带隙基准核心电路启动工作，相比同尺寸的单个晶体管而言，具有更小的启动电流；在电流产生电路中，利用带隙基准电路自身产生的基准电压V
REF
产生基准电流源，为带隙基准核心电路提供
偏置电流而无需设计额外的基准电流源，降低了电路设计的复杂性，节省了芯片的版图面积，也进一步降低了带隙基准电路的功耗；在带隙基准核心电路中，采用共源共栅
‑
米勒补偿技术，极大地提高了带隙基准的稳定性，且相对于传统的米勒补偿电路而言，共源共栅
‑
米勒本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种低功耗自偏置高稳定性带隙基准电路，其特征在于，包括：启动电路，用于产生启动信号，完成带隙基准电路的启动工作；电流产生电路，用于向带隙基准核心电路提供偏置电流，所述偏置电流由带隙基准电路自身产生的基准电压V
REF
产生的基准电流源提供；带隙基准核心电路，采用共源共栅
‑
米勒补偿电路以提高带隙基准的稳定性。2.根据权利要求1所述的低功耗自偏置高稳定性带隙基准电路，其特征在于，所述带隙基准核心电路包括晶体管M2、晶体管M5、晶体管M6、晶体管M7、晶体管M8、晶体管M9、晶体管M10、晶体管M11、晶体管Q1、晶体管Q2、晶体管Q3、电阻R1、电阻R2以及补偿电容C；所述晶体管M5的栅极和晶体管M6的栅极相连，所述晶体管M5的源极和晶体管M6的源极均接地；所述晶体管M5的漏极分别与晶体管M7的源极、晶体管Q1的集电极、补偿电容C的一端相连，所述晶体管M6的漏极分别与晶体管Q2的集电极、晶体管M8的源极相连；所述晶体管M7的栅极与晶体管M8的栅极相连，所述晶体管M7的漏极分别与晶体管M9的栅极、晶体管M10的漏极相连，所述晶体管M8的漏极与晶体管M11的漏极相连；所述晶体管M9的源极、晶体管M10的源极以及晶体管M11的源极均与电源电压V
DD
相连，所述晶体管M10的栅极分别与晶体管M11的栅极、晶体管M11的漏极及晶体管M8的漏极相连，所述晶体管M9的漏极分别与晶体管M2的源极以及补偿电容C的另外一端相连；所述晶体管Q1的发射极与晶体管Q2的发射极于节点F处汇合，且晶体管M2的漏极与节点F相连；所述晶体管Q1的基极分别与电阻R2的一端、晶体管Q3的发射极相连，所述电阻R2的另一端分别与电阻R1的一端、晶体管Q2的基极相连，所述电阻R1的另一端与基准电压V
REF
相连；所述晶体管Q3的基极、集电极均接地；所述晶体管Q1的基极为带隙基准电路的第一箝位匹配端，其与负反馈控制电路的第一反馈检测输入端A相连；所述晶体管Q2的基极为带隙基准的第二箝位匹配端，其与负反馈控制电路的第二反馈检测输入端B相连。3.根据权利要求2所述的低功耗自偏置高稳定性带隙基准电路，其特征在于，所述晶体管M5、晶体管M6均选用NMOS晶体管，所述晶体管M2、晶体管M7、晶体管M8、晶体管M9、晶体管M10、晶体管M11均选用PMOS晶体管，所述晶体管Q1、晶体管Q2、晶体管Q3均选用PNP型双极晶体管。4.根据权利要求1所述的低功耗自偏置高稳定性带隙基准电路，其特征在于，所述启动电路包括晶体管M12、...
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