本发明专利技术提供一种FPGA开发方法，所述方法包括步骤：步骤100：接收输入的HDL源文件和用户约束文件，进行OOC综合，生成逻辑网表，并封装为DCP文件；步骤200：接收步骤100生成的DCP文件，调用跨SLR接口电路自动化生成脚本以生成跨SLR接口电路；步骤300：进行整体布局布线，将输出结果封装为DCP文件；步骤400：将步骤300生成的DCP文件生成比特流文件，配置FPGA设备，对FPGA设备进行运行与实时调试。基于本发明专利技术的实施例，可以显著降低了大型逻辑设计在FPGA器件部署的难度，使得设计者不需要手动的方式进行繁琐的跨SLR设计迭代与局部布局布线的调整，有助于大型逻辑设计在SSI类型的FPGA云环境与本地环境上的映射实现与快速部署。本地环境上的映射实现与快速部署。本地环境上的映射实现与快速部署。
【技术实现步骤摘要】
一种面向SSI器件的FPGA持续集成开发方法与系统
[0001]本专利技术涉及FPGA设计的领域，尤其涉及一种面向SSI器件的FPGA持续集成开发方法与系统。
技术介绍
[0002]FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)在电子信息系统中的作用越来越重要，随着芯片设计与制造水平的不断发展，FPGA的设计越来越复杂，设计人员对FPGA器件的各项片上逻辑资源量的要求也愈发提高。近几十年来，依靠摩尔定律，每一代新的芯片制造工艺都可提升几乎两倍的逻辑资源量，然而随着近期摩尔定律的放缓，新工艺节点的发布时间不断推迟，仅仅沿用早期的FPGA设计与制造思路难以满足业界不断增长的需求。同时，在芯片制造工程领域，随着芯片自身的尺寸越大，其良品率将急剧下降。大面积晶片生产难度的增长也带来了大型单晶片FPGA芯片成本的急剧攀升。由于可制造性与成本原因，很多逻辑设计不得不拆分至多片独立的FPGA上进行，而板卡级电路所固有的IO数量限制、PCB信号延迟与信号完整性难题也使得多片FPGA的板级配合很难高效地进行。
[0003]堆叠硅片互联(SSI，Stacked Silicon Interconnect)技术是目前FPGA的主流厂商为打破摩尔定律限制，提升片上逻辑资源量的同时兼顾芯片器件成本的一种新型FPGA芯片架构，例如Xilinx的Versal Premium系列、Virtex UltraScale+、Virtex UltraScale、Kintex UltraScale、和Virtex
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7系列中均采用了SSI技术，可为FPGA开发人员提供广泛的资源与功能，充分满足各种前沿需求。如附图1所示，堆叠硅片互联这一技术使得FPGA厂商的产品可以基于小面积芯片制造成本的优势，同时借助硅片间互联技术与新型芯片封装技术，通过微凸块(Microbumps)和直通硅晶穿孔(Through
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Silicon Vias)，将多个易于制造的FPGA裸片Die(又称Super Logic Regions，SLR，超级逻辑区域)组合并封装为一个整体，从而在提供大型单晶片FPGA所具备的容量与带宽的同时，尽可能地提升芯片的可制造性，压缩批量制造成本和生产时间周期，进而满足愈发增长的FPGA市场需求。在Xilinx的Ultrascale+系列FPGA中，为提供更好的跨SLR设计资源，专门设置有SLL(Super Long Line，超长连接线路)与Laguna
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Tiles(暂无权威的中文翻译，是一种FPGA片内专用于桥接不同SLR时的流水线D触发器集合，往往与SLL配合应用)以协助FPGA开发。近几年来，国内外的主流云计算服务商已经开始部署SSI类型的FPGA器件，例如AWS(Amazon Web Services，亚马逊云计算服务)目前已经部署的FPGA器件为Xilinx的ultrascale+VU9P系列型号，包含多个SLR区域，属于SSI类型。而Xilinx最新推出的大规模FPGA器件，基本也都采用了SSI技术，可以预见在未来的FPGA云市场中，采用SSI技术的FPGA应用场景将越来越广泛。
[0004]无论在云还是在本地的FPGA应用环境中，SSI技术都正在快速普及。尽管SSI技术的出现基本解决了难以兼顾逻辑资源总量与芯片成本的难题，但由于在SSI器件中，封装为一个整体的各个SLR区域仍然在时钟资源、数据时序路径等方面相对独立，因此对于大型逻辑网表映射到多个SLR上时，跨SLR的连接处仍然需要设计人员作精巧的微调处理，以获得
最佳的实现性能。然而，对于初中级FPGA开发人员，针对SSI器件的时序约束与布局布线调整优化设计仍然不便掌握，且极易出错。这些设计门槛也很大程度上限制了在国内外FPGA云环境与本地环境中SSI类型器件的普及。
技术实现思路
[0005]针对上述问题，根据本专利技术的第一方面，提出一种FPGA开发方法，所述方法包括步骤：
[0006]步骤100：接收输入的HDL源文件和用户约束文件，进行OOC综合，生成逻辑网表，并封装为DCP文件；
[0007]步骤200：接收步骤100生成的DCP文件，调用跨SLR接口电路自动化生成脚本以生成跨SLR接口电路；
[0008]步骤300：进行整体布局布线，将输出结果封装为DCP文件；
[0009]步骤400：将步骤300生成的DCP文件生成比特流文件，配置FPGA设备，对FPGA设备进行运行与实时调试。
[0010]在本专利技术的一个实施例中，步骤200中所述跨SLR接口电路自动化生成脚本包括：
[0011]根据用户逻辑工作时钟频率与SLL允许的最高时钟频率信息，确定传输倍频系数N，N为正整数；
[0012]生成跨SLR接口电路，所述电路用于将SLL线频率提升为用户逻辑频率的N倍，并进行SLR区域输入输出线到SLL线的N比1的串并转换；
[0013]确定跨SLR接口电路各个单元之间的逻辑连接关系；
[0014]进行跨SLR接口电路逻辑和物理布线。
[0015]在本专利技术的一个实施例中，还包括：将步骤100至400中所生成的分析报告反馈至用户。
[0016]在本专利技术的一个实施例中，其中，步骤400中还包括：向用户提供实测的片内逻辑波形数据报告。
[0017]在本专利技术的一个实施例中，其中所生成的跨SLR接口电路包括时钟发生单元、SLL线、N相位选择控制器和选择器，其中
[0018]时钟发生单元用于生成用户逻辑的频率和用于SLL线的频率；
[0019]SLL线用于连接SLR模块；
[0020]N相位选择控制器用于控制选择器实施串并转换；
[0021]选择器用于串并转换，以将多条输出线上的并行信号转为一条SLL线上的串行信号，以及将一条SLL线上的串行信号转为多条输入线上的并行信号。
[0022]在本专利技术的一个实施例中，其中所生成跨SLR接口电路还包括多个串行连接的D触发器和多个并行连接的D触发器，其中所述SLL线采用所述串行连接的D触发器增强线路信号。
[0023]在本专利技术的一个实施例中，还包括：
[0024]在步骤100中，使用VIVADO运行在云环境的容器中进行OOC综合，生成逻辑网表；
[0025]在步骤200中，RapidWright运行在云环境的容器中，接收步骤100生成的DCP文件并调用跨SLR接口电路自动化生成脚本；
[0026]在步骤300中，使用VIVADO运行在云环境的容器中进行整体布局布线；
[0027]在步骤400中，使用VIVADO运行在云环境的容器中将步骤300生成的DCP文件生成比特流文件。
[0028]在本专利技术的一个实施例中，还包括：利用持续集成工具，通过自动化脚本，检测设计仓库的代码文件变动情况，当云平台用户更改FPGA的逻辑设计代码或布局布线约束文件时，自动触发执行步骤100到400。
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【技术保护点】
【技术特征摘要】
1.一种FPGA开发方法，所述方法包括步骤：步骤100：接收输入的HDL源文件和用户约束文件，进行OOC综合，生成逻辑网表，并封装为DCP文件；步骤200：接收步骤100生成的DCP文件，调用跨SLR接口电路自动化生成脚本以生成跨SLR接口电路；步骤300：进行整体布局布线，将输出结果封装为DCP文件；步骤400：将步骤300生成的DCP文件生成比特流文件，配置FPGA设备，对FPGA设备进行运行与实时调试。2.根据权利要求1所述的方法，步骤200中所述跨SLR接口电路自动化生成脚本包括：根据用户逻辑工作时钟频率与SLL允许的最高时钟频率信息，确定传输倍频系数N，N为正整数；生成跨SLR接口电路，所述电路用于将SLL线频率提升为用户逻辑频率的N倍，并进行SLR区域输入输出线到SLL线的N比1的串并转换；确定跨SLR接口电路各个单元之间的逻辑连接关系；进行跨SLR接口电路逻辑和物理布线。3.根据权利要求1所述的方法，还包括：将步骤100至400中所生成的分析报告反馈至用户。4.根据权利要求1所述的方法，其中，步骤400中还包括：向用户提供实测的片内逻辑波形数据报告。5.根据权利要求2所述的方法，其中所生成的跨SLR接口电路包括时钟发生单元、SLL线、N相位选择控制器和选择器，其中时钟发生单元用于生成用户逻辑的频率和用于SLL线的频率；SLL线用于连接SLR模块；N相位选择控制器用于控制选择器实施串并转换；选择器用于串并转换，以将多条输出线上的并行信号转为一条SLL...
【专利技术属性】
技术研发人员：张科，齐乐，王泽霖，赵然，
申请(专利权)人：中国科学院计算技术研究所，
类型：发明
国别省市：
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