用于高速数据和低速指令信号传输的接收器及传输器制造技术

本发明专利技术公开了一种接收器和传输器。所述接收器用来从传输器接收一串行指令信号及一串行数据信号，并包括一第一时钟数据恢复电路、一控制电路及一第二时钟数据恢复电路。该第一时钟数据恢复电路可用来处理该串行指令信号，以产生一时钟信号。该控制电路耦接于该第一时钟数据恢复电路，可用来根据该串行指令信号及来自于该第一时钟数据恢复电路的该时钟信号，产生一控制信号。该第二时钟数据恢复电路耦接于该控制电路，可用来根据来自于该控制电路的该控制信号，对该串行数据信号进行处理。对该串行数据信号进行处理。对该串行数据信号进行处理。

【技术实现步骤摘要】
用于高速数据和低速指令信号传输的接收器及传输器


[0001]本专利技术涉及一种信号传输系统，尤其涉及一种具有接收器和传输器且具备高速数据及低速指令信号传输能力的信号传输系统。

技术介绍

[0002]在传统电路板上的信号传输系统中，当电源启动之后，主机端装置应发送指令信号以控制从属端装置开始运作，接着，数据信号可在主机端装置和从属端装置之间传送。
[0003]信号传输系统存在多种常见的信号传输方法。在一示例中，指令信号是利用与高速数据速率相同的信号速率进行传输，以实现高速序列传输，然而，在指令信号被正确接收以前，接收器可能无法完成设定以正常接收高速指令信号。在另一实施例中，也可将指令信号独立传送，但其存在路径数较多和硬体设置上的缺点。或者，从属端装置可被提供给固定的设定值，但此设定值无法在不同情况下弹性地进行调整。
[0004]因此，实有必要提出一种新式的信号传输系统，其具备传送低速指令信号和高速数据信号的能力。

技术实现思路

[0005]因此，本专利技术的主要目的即在于提供一种具有接收器和传输器且具备高速数据及低速指令信号传输能力的信号传输系统。
[0006]本专利技术的一实施例公开了一种接收器，用来接收一串行指令信号及一串行数据信号。该接收器包括一第一时钟数据恢复(Clock and Data Recovery，CDR)电路、一控制电路及一第二时钟数据恢复电路。该第一时钟数据恢复电路可用来处理该串行指令信号，以产生一时钟信号。该控制电路耦接于该第一时钟数据恢复电路，可用来根据该串行指令信号及来自于该第一时钟数据恢复电路的该时钟信号，产生一控制信号。该第二时钟数据恢复电路耦接于该控制电路，可用来根据来自于该控制电路的该控制信号，对该串行数据信号进行处理。
[0007]本专利技术的另一实施例公开了一种传输器，用来传送一串行指令信号及一串行数据信号。该传输器包括一序列化器(Serializer)及一多路复用器(Multiplexer)。该序列化器可用来产生该串行数据信号。该多路复用器耦接于该序列化器，用来选择输出该串行指令信号或该串行数据信号。
[0008]本专利技术的另一实施例公开了一种接收器，其可通过多个信道耦接于一传输器，用来接收来自于该传输器的一串行指令信号及一串行数据信号。该接收器包括一控制电路及一第一时钟数据恢复电路。该控制电路可用来通过该多个信道中的一第一信道接收该串行指令信号，并通过该多个信道中的一第二信道接收一时钟信号，以根据该串行指令信号及该时钟信号来产生一第一控制信号。该第一时钟数据恢复电路耦接于该控制电路，可用来根据来自于该控制电路的该第一控制信号，对该串行数据信号进行处理。
[0009]本专利技术的另一实施例公开了一种传输器，其可通过多个信道耦接于一接收器，用
来传送一串行指令信号及一串行数据信号至该接收器。该传输器包括一序列化器及一第一多路复用器。该序列化器可用来产生该串行数据信号。该第一多路复用器耦接于该序列化器，可用来选择传送该串行指令信号或该串行数据信号至该多个信道中的一第一信道。其中，对应于该串行指令信号的一时钟信号是通过该多个信道中的一第二信道进行传送。
附图说明
[0010]图1～3为一信号传输系统的示意图。
[0011]图4～5为本专利技术实施例一信号传输系统的示意图。
[0012]图6示出了数种可用于信号传输系统的示例性曼彻斯特编码法。
[0013]图7为本专利技术实施例另一信号传输系统的示意图。
[0014]图8为本专利技术实施例又一信号传输系统的示意图。
[0015]其中，附图标记说明如下：
[0016]10、20、30、40、50、70、80
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信号传输系统
[0017]100、200、300、400、500、700、800
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传输器
[0018]102、202、302、402、502、702、802
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序列化器
[0019]104、204、214、304、404、504、704_1、 输出缓冲器
[0020]704_2、804
[0021]150、250、350、450、550、750、850
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接收器
[0022]152、252、352、452、552、752、852
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终端电路
[0023]154、254、354、454、554、754、854
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均衡器
[0024]156、256、356、456_1、456_2、556_1、
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时钟数据恢复电路
[0025]756、856
[0026]158、258、358、458、558、758、858
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控制电路
[0027]160、260、360、460、560、760、860
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去序列化器
[0028]162
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分频器
[0029]CH1、CH2、CHa、CHb
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信道
[0030]406、506、706、806
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多路复用器
[0031]508
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曼彻斯特编码器
[0032]510
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异或门
[0033]556_2
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曼彻斯特解码器
[0034]P1、P2
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收发器对
具体实施方式
[0035]请参考图1，图1为一信号传输系统10的示意图。如图1所示，信号传输系统10包括一传输器100及一接收器150。传输器100可以是位于电路板上的一主机端装置(如系统处理器)，其包括一序列化器(Serializer)102及一输出缓冲器104。来自于系统处理器中数位电路的串行指令信号及串行数据信号可通过传输器100进行传送。序列化器102可对指令信号和数据信号执行并行到串行转换，以产生序列化的指令信号和数据信号。输出缓冲器104则用来输出指令信号和数据信号至接收器150。
[0036]接收器150可以是位于电路板上的一从属端装置(如功能性集成电路(Integrated Circuit，IC))，其包括一终端电路152、一均衡器(Equalizer)154、一时钟数据恢复(Clock and Data Recovery，CDR)电路156、一控制电路158、一去序列化器(Deserializer)160及一分频器(本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种接收器，用来接收一串行指令信号及一串行数据信号，该接收器包括：一第一时钟数据恢复电路，用来处理该串行指令信号，以产生一时钟信号；一控制电路，耦接于该第一时钟数据恢复电路，用来根据该串行指令信号及来自于该第一时钟数据恢复电路的该时钟信号，产生一控制信号；以及一第二时钟数据恢复电路，耦接于该控制电路，用来根据来自于该控制电路的该控制信号，对该串行数据信号进行处理。2.如权利要求1所述的接收器，其特征在于，该时钟数据恢复电路是根据该串行指令信号来起始。3.如权利要求1所述的接收器，其特征在于，该接收器通过相同信道来接收该串行指令信号及该串行数据信号。4.如权利要求1所述的接收器，其特征在于，该串行数据信号的数据速率大于该串行指令信号的信号速率。5.如权利要求1所述的接收器，其特征在于，该接收器用来在接收该串行数据信号之前接收该串行指令信号。6.如权利要求1所述的接收器，其特征在于，该第一时钟数据恢复电路包括一解码器，该解码器用来根据一类曼彻斯特编码法，对该串行指令信号进行解码。7.如权利要求1所述的接收器，其特征在于，还包括：一终端电路；以及一均衡器，耦接于该终端电路、该第一时钟数据恢复电路及该第二时钟数据恢复电路；其中，该控制电路用来根据该串行指令信号，对该终端电路、该均衡器及该第二时钟数据恢复电路进行控制。8.一种传输器，用来传送一串行指令信号及一串行数据信号，该传输器包括：一序列化器，用来产生该串行数据信号；以及一多路复用器，耦接于该序列化器，用来选择输出该串行指令信号或该串行数据信号。9.如权利要求8所述的传输器，其特征在于，该传输器用来通过相同信道来传送该串行指令信号及该串行数据信号。10.如权利要求8所述的传输器，其特征在于，该串行数据信号的数据速率大于该串行指令信号的信号速率。11.如权利要求8所述的传输器，其特征在于，该传输器用来在传送该串行数据信号之前传送该串行指令信号。12.如权利要求8所述的传输器，其特征在于，还包括：一编码器，耦接于该多路复用器，用来根据一类曼彻斯特编码法，对该串行指令信号进行编码。13.如权利要求12所述的传输器，其特征在于，该编码器包括：一第一输入端，用来接收该串行指令信号；一第二输入端，用来接收一时钟信号；以及一输出端，用来输出借由该时钟信号编码后的该串行指令信号。14.如权利要求8所述的传输器，其特征在于，还包括：一输出缓冲器，耦接于该多路复用器，用来输出该串行指令信号及该串行数据信号。
15.一种接收器，通过多个信道耦接于一传输器，用来接收来自于该传输器的一串行指令信号及一串行数据信号，该接收器包括：一控制电路，用来通过该...

【专利技术属性】
技术研发人员：方咏仁，王裕翔，叶哲维，
申请(专利权)人：联咏科技股份有限公司，
类型：发明
国别省市：