扁平化端口桥制造技术

提供扁平化端口桥(FPB)以支持根据第一寻址方案和第二替代寻址方案的寻址。FPB包括主要侧和辅助侧，主要侧连接到根据第一寻址方案寻址的第一组设备，并且辅助侧连接到根据第二寻址方案寻址的第二组设备。对于第一组设备中的每个设备，第一寻址方案使用总线/设备/功能(BDF)地址空间中的唯一的总线编号，而对于第二组设备中的每个设备，第二总线寻址方案使用唯一的总线设备编号。唯一的总线设备编号。唯一的总线设备编号。

【技术实现步骤摘要】
扁平化端口桥
[0001]本申请为分案申请，其原申请是于2018年08月03日(国际申请日为2017年02月02日)向中国专利局提交的专利申请，申请号为201780009811，专利技术名称为“扁平化端口桥”。
[0002]本申请要求于2016年3月4日提交的美国临时专利申请序号NO.62/303,487的权益，该临时专利申请通过引用方式整体并入本文。


[0003]本公开涉及计算系统，并且特别地(但非排他地)涉及地址空间映射。

技术介绍

[0004]外围组件互连(PCI)配置空间由采用PCI、PCI
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X和快速PCI(PCIe)的系统用于执行基于PCI的设备的配置任务。基于PCI的设备具有用于设备配置寄存器的地址空间，称为配置空间，并且快速PCI针对设备引入了扩展的配置空间。配置空间寄存器通常由主处理器映射到存储器映射的输入/输出位置。设备驱动器、操作系统和诊断软件访问配置空间，并可以向配置空间寄存器读取和写入信息。
[0005]PCI本地总线相对于其他I/O架构的改进之一是其配置机制。除了正常的存储器映射和I/O端口空间外，总线上的每个设备功能都有256字节长的配置空间，通过知道设备的8位PCI总线、5位设备和3位功能编号可以寻址(通常称为BDF或B/D/F，缩写为总线/设备/功能)。这允许多达256个总线，每个总线最多32个设备，每个总线支持8个功能。单个PCI扩展卡可以作为设备进行响应，并且至少可以实现编号为零的功能。配置空间的前64个字节是标准化的；其余部分是可用规范定义的扩展和/或供应商定义的目的。
[0006]为了允许标准化配置空间的更多部分而不与现有用途冲突，可以存在在外围组件接口配置空间的高192字节内定义的能力列表。每个功能都有一个描述它的能力的字节，以及一个字节用于指向下一个能力。附加字节数取决于能力ID。如果正在使用能力，则会设置状态寄存器中的位，并提供指向链路的能力列表中第一个的指针。已经向PCIe的版本提供了类似的特征，包括扩展的配置空间，将配置空间的总大小扩展到4096字节，以及诸如PCIe扩展的能力结构。
附图说明
[0007]图1示出了包括互连架构的计算系统的实施例。
[0008]图2示出了包括分层栈的互连架构的实施例。
[0009]图3示出了要在互连架构内生成或接收的请求或分组的实施例。
[0010]图4示出了用于互连架构的发送器和接收器对的实施例。
[0011]图5示出了系统总线的表示。
[0012]图6示出了系统中的总线标识符的枚举的表示。
[0013]图7A示出了采用扁平化端口桥(FPB)的实例的系统的表示。
[0014]图7B示出了FPB的示例实现方式。
[0015]图8示出了示例FPB的详细表示。
[0016]图9示出了BDF空间和支持的粒度中的示例地址。
[0017]图10示出了FPB MEM Low机制应用于4GB以下的存储器地址空间中的地址布局以及粒度对这些地址的影响。
[0018]图11示出了包括多核处理器的计算系统的框图的实施例。
[0019]图12示出了计算系统的框图的另一实施例。
具体实施方式
[0020]在以下描述中，阐述了许多具体细节，诸如特定类型的处理器和系统配置的示例，特定硬件结构、特定架构和微架构细节、特定寄存器配置、特定指令类型、特定系统组件、特定的测量值/高度、特定的处理器流水线阶段和操作等，以便提供对本专利技术的透彻理解。然而，对于本领域技术人员显而易见的是，不需要采用这些具体细节来实施本专利技术。在其他实例中，为了避免不必要地模糊本专利技术，没有详细描述众所周知的组件或方法，例如特定和替代处理器架构、用于所描述的算法的特定逻辑电路/代码、特定固件代码、特定互连操作、特定逻辑配置、特定制造技术和材料、特定编译器实现、代码形式的算法的特定表达、特定的断电和门控技术/逻辑以及计算机系统的其他特定操作细节。
[0021]尽管可以参考特定集成电路中(例如，在计算平台或微处理器中)的节能和能量效率来描述以下实施例，但是其他实施例也适用于其他类型的集成电路和逻辑设备。本文描述的实施例的类似技术和教导可以应用于其他类型的电路或半导体设备，其也可以受益于更好的能量效率和节能。例如，所公开的实施例不限于台式计算机系统或Ultrabooks
TM
。并且还可以用于其他设备，例如手持设备、平板电脑、其他薄型笔记本电脑、片上系统(SOC)设备和嵌入式应用。手持设备的一些示例包括蜂窝电话、互联网协议设备、数码相机、个人数字助理(PDA)和手持PC。嵌入式应用通常包括微控制器、数字信号处理器(DSP)、片上系统、网络计算机(NetPC)、机顶盒、网络集线器、广域网(WAN)交换机或可执行下面教导的功能和操作的任何其他系统。此外，这里描述的装置、方法和系统不限于物理计算设备，还可以涉及用于节能和效率的软件优化。
[0022]随着计算系统的发展，其中的组件变得更加复杂。结果，在组件之间耦合和通信的互连架构在复杂性方面也在增加，以确保满足针对最佳组件操作的带宽要求。此外，不同的细分市场需要互连架构的不同方面以满足市场需求。例如，服务器需要更高的性能，而移动生态系统有时会牺牲整体性能以节省电力。然而，大多数结构的独特目的是提供最高性能和最大功率节省。下面，讨论了许多互连，这些互连将潜在地受益于本文所述的本专利技术的各方面。
[0023]一种互连结构架构包括外围快速组件互连(PCI)(PCIe)架构。PCIe的主要目标是使来自不同供应商的组件和设备能够在开放式架构中互操作，跨越多个细分市场；客户端(台式机和移动)、服务器(标准和企业)以及嵌入式和通信设备。快速PCI是一种针对各种未来的计算和通信平台的高性能、通用I/O互连。一些PCI属性，例如其使用模型、加载
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存储架构和软件接口，已通过其修订版进行维护，而先前的并行总线实现已被高度可扩展的、完全串行接口所取代。最近的快速PCI版本利用了点对点互连、基于交换机的技术和分组协议的优势以提供更高水平的性能和特征。电源管理、服务质量(QoS)、热插拔/热交换支持、数据
完整性和错误处理是快速PCI支持的高级功能当中的一些。
[0024]参见图1，示出了由互连一组组件的点对点链路组成的结构的实施例。系统100包括耦合到控制器集线器115的处理器105和系统存储器110。处理器105包括任何处理元件，例如微处理器、主机处理器、嵌入式处理器、协处理器或其他处理器。处理器105通过前端总线(FSB)106耦合到控制器集线器115。在一个实施例中，FSB 106是如下所述的串行点对点互连。在另一实施例中，链路106包括符合不同互连标准的串行、差分互连架构。
[0025]系统存储器110包括任何存储器设备，例如随机存取存储器(RAM)，非易失性(NV)存储器或系统100中的设备可访问的其他存储器。系统存储器110通过存储器接口116耦合到控本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种装置，包括：具有主要侧和辅助侧的扁平化端口桥(FPB)，所述FPB支持类型1桥接功能以解码事务层分组(TLP)，其中，所述类型1桥接功能包括非FPB分组解码/路由机制和FPB分组解码/路由机制，其中，所述FPB分组解码/路由机制允许在非连续范围内分配路由标识符(ID)和存储器空间资源；以及用于基于对所述FPB分组解码/路由机制的输出和所述非FPB分组解码/路由机制的输出执行逻辑或运算来生成解码结果，以确定是否将所述TLP与所述FPB的主要侧或所述FPB的辅助侧相关联的逻辑。2.如权利要求1所述的装置，其中，所述FPB分组解码/路由机制包括路由ID(RID)辅助开始、矢量开始以及粒度寄存器以执行对所述TLP的基于路由ID的解码。3.如权利要求1所述的装置，其中，所述FPB分组解码/路由机制包括存储器低向量开始、粒度、存储器低向量、存储器高向量开始以及存储器高向量寄存器以执行对所述TLP的基于存储器的解码。4.如权利要求1所述的装置，还包括根复合体，其中，所述根复合体的至少一个端口包括所述FPB。5.如权利要求1所述的装置，还包括交换机，其中，所述交换机的至少一个端口包括所述FPB。6.如权利要求1所述的装置，其中，所述非FPB分组解码/路由机制包括辅助/从属总线编号寄存器以执行对所述TLP的基于路由ID的解码。7.如权利要求1所述的装置，其中，所述非FPB分组解码/路由机制包括存储器基址/限制寄存器和可预取基址/限制寄存器以执行对所述TLP...

【专利技术属性】
技术研发人员：D，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：