一种多浮栅叠层型突触晶体管及其制备方法技术

本发明专利技术公开了一种多浮栅叠层型突触晶体管，具有叠层的多晶硅俘获层

【技术实现步骤摘要】
一种多浮栅叠层型突触晶体管及其制备方法


[0001]本专利技术属于面向神经网络硬件化应用的突触器件领域，具体涉及一种具备大容量存储功能的多浮栅叠层型突触晶体管及其制备方法。

技术介绍

[0002]神经形态计算是以模拟高并行、高容错、低功耗的生物神经系统的新型计算模式，和传统冯诺依曼架构相比，是一种实现存算一体的新型计算架构，展现出更优异的性能。神经形态计算需要从器件、电路和系统架构等多方面逐一发展，其中的底层突触和神经元器件以及突触网络是搭建复杂的神经形态计算系统的基础。
[0003]目前的人工突触器件有阻变存储器(Resistive Random Access Memory,RRAM)和相变存储器(Phase Change Random Access Memory,PCRAM)为代表的两端突触器件，以及离子栅控突触晶体管(Ionic Gated Field
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effect Transistor,IGFET)和电荷俘获型突触晶体管(Charge Trapped Field
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effect Transi本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多浮栅叠层型突触晶体管，包括半导体衬底、纳米线沟道区、源区、漏区、层间介质、栅极、隔离层和金属引出层，其中，所述半导体衬底为SOI衬底，源区、漏区以及连接二者的纳米线沟道区形成于SOI衬底上，纳米线沟道区之上为层间介质和栅极，隔离层覆盖突触晶体管器件的表面；金属引出层通过通孔分别形成连接至源区、漏区和栅极的金属引出线；其特征在于，所述层间介质包括依次层叠在纳米线沟道区之上的隧穿氧化层、叠层的多晶硅俘获层
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阻挡层组合和顶层阻挡层。2.如权利要求1所述的多浮栅叠层型突触晶体管，其特征在于，所述隧穿氧化层的材料为氧化硅，厚度为1～2nm。3.如权利要求1所述的多浮栅叠层型突触晶体管，其特征在于，所述叠层的多晶硅俘获层
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阻挡层组合包括多个多晶硅俘获层，单层多晶硅俘获层的厚度不超过4nm；每两个多晶硅俘获层之间为厚度1～5nm的氧化物阻挡层。4.如权利要求3所述的多浮栅叠层型突触晶体管，其特征在于，位于两个多晶硅俘获层之间的氧化物阻挡层的材料为氧化铝或氧化硅。5.如权利要求1所述的多浮栅叠层型突触晶体管，其特征在于，所述顶层阻挡层的材料为氧化铝或氧化硅，厚度为8～10nm。6.如权利要求1所述的多浮栅叠层型突触晶体管，其特征在于，所述栅极的材料为氮化钛或氮化钽，厚度为50～100nm。7.权利要求1～6任一所述的多浮栅叠层型突触晶体管的制备方法，包括以下步骤：1)在SOI衬底上利用光刻技术...

【专利技术属性】
技术研发人员：黎明，李海霞，李小康，黄如，
申请(专利权)人：北京大学，
类型：发明
国别省市：