通过基于受应力的上覆材料（２０９，２１１，３０９，３１１，３１９Ｓ）而进行倾斜式非晶化注入（ｔｉｌｔｅｄ ａｍｏｒｐｈｉｚａｔｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）（２０８，３０８Ｐ，３０８Ｎ）以及随后的再结晶，提供一种高度有效的应变引发机构（ｓｔｒａｉｎ－ｉｎｄｕｃｉｎｇ ｍｅｃｈａｎｉｓｍ）。该倾斜式非晶化注入（２０８，３０８Ｐ，３０８Ｎ）在再结晶工艺期间可导致缺陷比率（ｄｅｆｅｃｔ ｒａｔｅ）明显减少，从而实质上减少精密晶体管元件（２００，３００Ｎ，３００Ｐ）中的漏电流。
【技术实现步骤摘要】
【国外来华专利技术】
大体而言，本专利技术是关于集成电路的形成，且更特定的，是关于通过使用应力引发源(例如，嵌入应变层(embedded strain layer)及其类似 物)来形成具有受应变的沟道区域的晶体管，以提高MOS晶体管的沟 道区域中的电荷载体移动率(charge carrier mobility)。
技术介绍
制造集成电路需要根据指定的电路布局在给定的芯片面积上形成 大量的电路元件。大体而言，目前有多种工艺技术被实施，其中，对 复杂的电路而言，例如微处理器、储存芯片、及其类似物，CMOS技 术是目前最有前途的方法之一 ，因为由操作速度及/或耗电量及/或成本 效率看来有优异的特性。在使用CMOS技术制造复杂的集成电路期间， 在包含结晶半导体层的衬底上形成数百万个晶体管，亦即，N沟道 (N-channel)晶体管与P沟道(P-channel)晶体管。不论是N沟道晶体管还 是P沟道晶体管，MOS晶体管都包括所谓的PN结(junction)，其是由 高度掺杂的漏极与源极区域和设置于该漏极区域与该源极区域之间的 反向掺杂沟道区域(inversely doped channel region)的接口而开;成。沟道区域的导电性(亦即，导电沟道的驱动电流能力)是由形成 靠近于该沟道区域且通过薄绝缘层而与该沟道区域隔开的栅极电极所 控制。在因施加适当的控制电压至栅极电极而形成导电沟道后，该沟 道区域的导电性是取决于掺杂质浓度、多数电荷载体的移动率、以及 漏极区域与源极区域之间的距离(就沟道区域在晶体管宽度方向的给 定延伸而言，此距离也被称作沟道长度)。因此，沟道区域的导电性为 决定MOS晶体管的效能的主要因素。因此，减少沟道长度，以及减少 与其相关的沟道电阻率，使沟道长度成为用于实现提升集成电路的操 作速度的重要设计准则。不过，持续縮减晶体管尺寸涉及多个与其有关的议题必须予以处理以免不必要地抵消掉通过不断减少MOS晶体管的沟道长度所得到 的优点。对于新一代的器件，在此方面的主要问题之一是开发加强型光刻(photol他ography)技术和蚀刻策略以可靠地且可重制地制作具有 关键尺寸的电路元件，例如晶体管的栅极电极。此外，在垂直方向与 横向中，漏极与源极区域中需要有高度精密的掺杂质分布(dopant profile),以便提供与想要沟道可控制性结合的低片与接触电阻率(low sheet and contact resistivity)。此外，基于漏电流控制，PN结相对于栅 极绝缘层的垂直位置也代表重要的设计准则，因为减少沟道长度可也 经常需要减少漏极与源极区域相对于由栅极绝缘层和沟道区域形成的 接口的深度，从而需要精密的注入技术。根据其他的方法，形成对栅 极电极有指定偏移量(offset)的外延成长区域(epitaxially grown region) 被称作加高漏极/源极区域，以提供有增加导电性的加高漏极与源极区 域，而同时相对于栅极绝缘层维持浅PN结。由于持续减少关键尺寸的大小，亦即，晶体管的栅极长度，以致 使得与上述工艺步骤有关的高度复杂工艺技术的调整成为必需，且可 能需要开发新的工艺技术，已有人提出通过增加沟道区域对于给定沟 道长度的电荷载体移动率时也提高晶体管元件的沟道导电性，从而对 于达成可与先进及未来技术节点匹敌的效能改善而提供潜力，同时避 免或至少延迟许多上述与器件尺寸縮放(device scaling)有关的工艺调 整。 一种有效机构用于提高电荷载体移动率的是修改沟道区域内的晶 格(lattice)结构(例如通过在沟道区域附近产生拉伸或压縮应力以便在 沟道区域内产生对应的应变)，可导致空穴与电子的修改的移动率。例 如，在沟道区域内产生拉伸应变(tensilestrain)会增加电子的移动率，其 中，取决于拉伸应变的大小与方向，移动率可得到50%或更多的增加 率，接着，可对应地直接转变成导电性的增加。另一方面，沟道区域 内的压縮应变(compressive strain)可增加空穴的移动率，从而对于增强 P型晶体管的效能提供潜力。对于下一代的器件，在集成电路的生产中 导入应力或应变的工程技术是极有前途的方法，因为，例如，受应变 的硅可视为是一种新型的半导体材料，这使得制造快速强力的半 导体器件成为有可能而不需昂贵的半导体材料，同时仍可使用许多公 认有效的制造技术。结果，已有人提出在沟道区域内或下方导入，例如，硅/锗层或硅/ 碳层，以建立可产生对应应变的拉伸或压縮应力。虽然通过在沟道区域内或下方导入应力产生层(stress-creating layer)可大幅增强晶体管的 效能，但是为了将对应应力层的形成具体实作于习知与公认良好的 MOS技术内要大费工夫。例如，必须开发额外的外延成长技术且具体 实作于工艺流程(process flow)内用来形成含锗或碳的应力层于沟道区 域内或下方的适当位置。因此，工艺复杂度会显著增加，从而也会增 加生产成本和生产良率下降的可能性。因此，在其他的方法中，使用以例如覆盖层(overlaying layer)、间 隔物元件、及其类似物产生的外应力(extemal stress)是企图在沟道区域 内产生想要的应变。虽然是被看好的方法，通过施加指定外应力产生 应变于沟道区域内的工艺仍可能取决于用来，例如，通过接触层(contact layer)、间隔物及其类似物提供外应力于沟道区域内以在其中产生所欲 应变的应力转移机构(stress transfer mechanism)的效率。因此，就工艺 复杂度而言，尽管提供优点可明显超过上述在沟道区域内需要附加应 力层的方法，然而该应力转移机构的效率可能取决于工艺及器件的细 节且对于一类型的晶体管可能导致效能增益的减少。在另一方法中，PMOS晶体管的空穴移动率的增强是通过在晶体 管的漏极与源极区域中形成受应变的硅/锗层，其中该受压縮应变的漏 极与源极区域会在毗邻硅沟道区域中产生单轴应变(uniaxial strain)。为 此目的，选择性地使PMOS晶体管的漏极与源极区域凹陷，同时遮掩 NMOS晶体管，随后通过外延成长法在PMOS晶体管中选择性形成硅/ 锗层。由PMOS晶体管从而和整个CMOS器件的效能增益看来，尽管 此种技术提供显著的优点，但可能需要使用适当设计以平衡PMOS晶 体管与NMOS晶体管在效能增益上的差异。在另一方法中，通过离子注入法(ion implantation)形成邻近于栅极 电极的实质上非晶化区域(amorphized region),然后在有形成于晶体管 区上方的应力层的情形下，使该非晶化区域再结晶，以下在参考图la 至图lc时会更详细地予以描述。图la示意地图示半导体器件100，其包括衬底101，例如具有埋藏 绝缘层(buried insulating layer) 102形成于其上的硅衬底，在该埋藏绝缘层102上方形成结晶硅层(crystalline silicon layer) 103。此外，该半导体 器件100包括形成于该硅层103上方且通过栅极绝缘层(gate insulation layer) 105而与该硅层103隔开的栅极电极104。此外，在该栅极电极 104与该硅层103上，共形地形成(c本文档来自技高网...
【技术保护点】
一种方法，包括：通过倾斜式注入工艺（２０８，３０８Ｐ，３０８Ｎ），在初始结晶半导体层（２０３，３０３）中，形成邻近于形成于该半导体层（２０３，３０３）上方的栅极电极（２０４，３０４）且在该栅极电极下方延伸的实质上非晶化区域（２１２，３１２）；形成受应力的层（２０９，３０９），其至少在该半导体层（２０３，３０３）的部分的上方具有指定本征应力以便将应力转移到该半导体层（２０３，３０３）内；以及 在有该受应力的层（２０９，３０９）的情形下，通过进行热处理（２２３），使该实质上非晶 化区域（２１２，３１２）再结晶。
【技术特征摘要】
【国外来华专利技术】DE 2005-11-30 102005057074.7;US 2006-9-11 11/530,71、一种方法，包括通过倾斜式注入工艺(208，308P，308N)，在初始结晶半导体层(203，303)中，形成邻近于形成于该半导体层(203，303)上方的栅极电极(204，304)且在该栅极电极下方延伸的实质上非晶化区域(212，312)；形成受应力的层(209，309)，其至少在该半导体层(203，303)的部分的上方具有指定本征应力以便将应力转移到该半导体层(203，303)内；以及在有该受应力的层(209，309)的情形下，通过进行热处理(223)，使该实质上非晶化区域(212，312)再结晶。2、 如权利要求l所述的方法，其中，形成该受应力的层(209, 309)的 步骤包括共形沉积具有该指定应力的间隔物层，以及各向异性蚀刻 该间隔物层以在该栅极电极(204, 304)的侧壁形成作为该受应力的层 (209， 309)的第一间隔物(209， 309)。3、 权利要求2所述的方法，其中，在形成该第一间隔物(209， 309)之 后，进行该倾斜式注入工艺(208,308P,308N)。4、 权利要求2或3所述的方法，进一步包括在进行该热处理之前， 形成邻近于该第一间隔物(209, 309)的第二间隔物(211, 311)，其中该第 二间隔物(211, 31 l)具有所述指定本征应力。5、 权利要求4所述的方法，进一步包括在形成该第一间隔物(209, 309)与该第二间隔物(211, 311)中的至少一个之后，注入(220, 222)掺杂 物种于该半导体层(203， 303)内，其中在注入(220， 222)该掺杂物种之后， 进行该热处理(223)。6、 如权利要求1所述的方法，进一步包括注入(220， 222)掺杂物种 于该实...
【专利技术属性】
技术研发人员：J亨奇尔，A魏，M海因策，P亚沃尔卡，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]
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